静态随机存取存储器单元制造技术

一种静态随机存取存储器单元，包括一基底、一层栅介电层、一个栅极、一个沟槽式电容器、一个源极／漏极区、一个第一接触窗及一个第二接触窗。其中，基底已形成有一个沟槽，而栅介电层配置于基底上。栅极配置于栅介电层上，而沟槽式电容器配置于栅极一侧的沟槽中。源极／漏极区配置于栅极两侧的基底中，栅极一侧的源极／漏极区是位于栅极与沟槽式电容器之间。第一接触窗电连接于沟槽式电容器，而第二接触窗电连接于栅极另一侧的源极／漏极区。

【技术实现步骤摘要】

本专利技术涉及一种静态随机存取存储器单元，特别是涉及一种单晶体管静态随机存取存储器单元。
技术介绍
当半导体进入深次微米(Deep Sub-Micron)的工艺时，元件的尺寸逐渐缩小，对于存储器元件而言，也就是代表存储单元尺寸愈来愈小。另一方面，随着信息电子产品(如计算机、移动电话、数码相机或个人数字助理(PersonalDigital Assistant，PDA))需要处理、储存的数据日益增加，在这些信息电子产品中所需的存储器容量也就愈来愈大。对于这种尺寸变小而存储器容量却需要增加的情形，如何制造尺寸缩小、高积集度，又能兼顾其质量的存储器元件是产业的一致目标。随机存取存储器(Random Access Memory，RAM)为一种挥发性的(volatile)存储器，而广泛的应用于信息电子产品中。一般而言，随机存取存储器包括静态随机存取存储器(Static Random Access Memory，SRAM)与动态随机存取存储器(Dynamic Random Access Memory，DRAM)。SRAM为以存储单元(memory cell)内晶体管的导电状态来储存数字信号，依照设计的方式，现有的SRAM存储单元可以由四个晶体管与两个电阻(4T2R)组成或是由六个晶体管(6T)所构成。DRAM则是以存储单元内电容的带电荷(Charging)状态来储存数字信号，依照设计的方式，DRAM存储单元通常是一个晶体管与一个电容器(包括堆栈式电容器或是深沟槽式电容器)所构成。SRAM对于数据处理的速度较快，且其工艺可与互补式金氧半导体晶体管(Complementary Metal Oxide Semiconductor，CMOS)的工艺整合在一起。因此，SRAM的工艺较为简便。但是，SRAM的缺点为存储单元所占的面积大(以现有工艺技术而言，具有六个晶体管的SRAM的存储单元尺寸(cell size)会是DRAM的存储单元尺寸的10至16倍大。)，而无法有效提高集积度。另一方面，虽然DRAM的存储单元所占据的面积较SRAM所占据的面积小，但是DRAM需要制作电容器，所以其工艺较SRAM的工艺较为复杂且成本也会较高。近年来，业界提出一种单晶体管静态随机存取存储器(1T-SRAM，亦即所谓pseudo-SRAM)，其在维持原来SRAM的外围电路架构的情况下，以DRAM的存储单元(1T1C)取代SRAM存储单元(6T或4T2R)，达到缩小存储单元尺寸与高集积度的目的，同时维持SRAM免数据更新(refresh)及低随机存取周期的优点。因此，1T-SRAM可以成为传统静态随机存取存储器与动态随机存取存储器的替代方案。然而，目前业界所提出的1T-SRAM，其存储单元阵列中各存储器单元的配置方式不佳，而导致元件积集度无法提升的问题点。
技术实现思路
有鉴于此，本专利技术的目的就是在提供一种静态随机存取存储器单元，可增进存储器元件的积集度。本专利技术的另一目的是在提供一种静态随机存取存储器单元，其具有优选的配置方式。本专利技术的又一目的是在提供一种静态随机存取存储器单元，可有效缩小存储器元件的面积。本专利技术提出一种静态随机存取存储器单元，包括一基底、一层栅介电层、一个栅极、一个沟槽式电容器、一个源极/漏极区、一个第一接触窗及一个第二接触窗。其中，基底已形成有一个沟槽，而栅介电层配置于基底上。栅极配置于栅介电层上，而沟槽式电容器配置于栅极一侧的沟槽中。源极/漏极区配置于栅极两侧的基底中，栅极一侧的源极/漏极区是位于栅极与沟槽式电容器之间。第一接触窗电连接于沟槽式电容器，而第二接触窗电连接于栅极另一侧的源极/漏极区。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，还包括一通过栅极(passing gate)，配置于沟槽式电容器上方。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，沟槽式电容器包括一个下电极、一层电容介电层、一个上电极及一个隔离结构。其中，下电极配置于沟槽表面的基底中，而电容介电层配置于沟槽表面。上电极配置于沟槽中与基底上，且覆盖电容介电层。隔离结构配置于部分电容介电层与上电极中，且位于部分的基底中。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，电容介电层还包括位于沟槽顶部侧边的部分基底上。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，电容介电层的材料包括氧化硅/氮化硅/氧化硅。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，上电极的材料包括掺杂多晶硅。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，下电极包括反转层。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，隔离结构包括浅沟槽隔离结构。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，第一接触窗包括上电极接触窗，第二接触窗包括位线接触窗。本专利技术另提出一种静态随机存取存储器单元，包括一个基底、一层栅介电层、二个栅极、二个源极/漏极区、二个第一接触窗及二个第二接触窗。其中，基底已形成有二个沟槽，而栅介电层配置于基底上。栅极配置于栅介电层上，而沟槽式电容器，位于这些栅极之间，分别配置于这些沟槽中。源极/漏极区分别配置于这些栅极两侧的基底中，各栅极一侧的源极/漏极区是位于栅极与沟槽式电容器之间。第一接触窗分别电连接于这些沟槽式电容器，而第二接触窗，分别电连接于各栅极另一侧的源极/漏极区。本专利技术又提出一种静态随机存取存储器单元，适用于一存储器阵列中，静态随机存取存储器单元至少具有相邻的一个第一存储单元列及一个第二存储单元列，包括一个基底、一个第一沟槽式电容器、一个第二沟槽式电容器、一个第三沟槽式电容器、一个第四沟槽式电容器、一层栅介电层、一条第一导线、一条第二导线、一条第三导线、一条第四导线、多个源极/漏极区、多个第一接触窗及多个第二接触窗。其中，基底已形成有四沟槽，其中二个沟槽配置于第一存储单元列中，另外二个沟槽配置于第二存储单元列中。第一沟槽式电容器及第四沟槽式电容器配置于第二存储单元列的沟槽中，而第二沟槽式电容器及第三沟槽式电容器配置于第一存储单元列的沟槽中。栅介电层配置于基底上，而第一导线、第二导线、第三导线及第四导线，于垂直第一存储单元列与第二存储单元列的延伸方向上，依序配置于栅介电层上。其中，第一导线配置于第二沟槽式电容器相邻于第三沟槽式电容器的另一侧，且通过第一沟槽式电容器上方，第四导线配置于第三沟槽式电容器相邻于第二沟槽式电容器的另一侧，且通过第二沟槽式电容器上方，第二导线与第三导线，配置于第一沟槽式电容器与第四沟槽式电容器之间，且该第二导线通过该第二沟槽式电容器上方，第三导线通过该第三沟槽式电容器上方。多个源极/漏极区分别配置于第一存储单元列中的第一导线及第四导线两侧的基底中，及配置于第二存储单元列中的第二导线及第三导线两侧的基底中。多个第一接触窗分别电连接于这些沟槽式电容器，而多个第二接触窗，分别电连接位于第一导线相邻于第二沟槽式电容器的另一侧、第四导线相邻于第三沟槽式电容器的另一侧、及第二导线及第三导线之间的源极/漏极区。依照本专利技术的一优选实施例所述，在上述的静态随机存取存储器单元中，第一导线、第二导线、第三导线及第四导线位本文档来自技高网...

【技术保护点】
一种静态随机存取存储器单元，包括：基底，已形成有沟槽；栅介电层，配置于该基底上；栅极，配置于该栅介电层上；沟槽式电容器，配置于该栅极一侧的该沟槽中；源极／漏极区，配置于该栅极两侧的该基底中，该栅极一侧 的该源极／漏极区是位于该栅极与该沟槽式电容器之间；第一接触窗，电连接于该沟槽式电容器；以及第二接触窗，电连接于该栅极另一侧的该源极／漏极区。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄俊麒，梁佳文，林永昌，李瑞池，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]