半导体元件及其制造方法技术

本发明专利技术公开了向形成第２Ｐ沟的衬底施加负电压时，第１Ｐ沟与第２Ｐ沟间的阈值电压差最小化的同时，也能使工序最简化的半导体装置及其制造方法。该半导体装置包括：元件分离用绝缘膜；半导体衬底；Ｎ型埋入层；Ｐ型第１沟区域；Ｐ型第２沟区域；Ｎ型第１沟区域；Ｎ型第２沟区域；分别在第２沟表面附近及第１沟表面附近设置Ｐ型第１及第２掺杂区域，第１掺杂区域的浓度比第２掺杂区域的浓度低。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，尤其是涉及具体的具有三重沟构造的。一般，为与半导体装置的高集成化及功能的复杂化相适应，对集成电路有了特殊的性能要求。其中之一是，在P型衬底和上述P型衬底内形成的N沟内分别形成P沟，在二个P沟内形成N型MOS晶体管，因而能够使形成的NMOS晶体管特性各不相同。上述P型衬底形成的P沟称为第1P沟，N沟内形成的P沟称为第2P沟。特别地，在DRAM的情况下，给存储单元区域的衬底附加一定值的负电压(negative voltage)时，则寄生结合电容减小，读出安全系数增加，并且能够消除结合区域的漏泄电流，增加数据的保存时间(retention time)。然而，上述构造的半导体装置，N沟内形成的第2P沟与第1P沟电气绝缘，且第2沟与第1P沟不同，衬底加有负电压，故存在第2P沟内的晶体管阈值电压增加的问题。而且，第2P沟是在N沟内形成的，故存在第2P沟的特性不良的问题。因此，本专利技术的目的是提供一种向第2P沟形成的衬底施加负电压时，第1P沟与第2P沟间的阈值电压差最小化的同时，也能够使工序最简化的。本专利技术的另一目的是提供一种不在N沟内形成第2P沟，而能够改善沟特性的。本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，包括：掺杂第１型杂质的半导体衬底；在上述半导体衬底的单位元件中用于定义第１、第２及第３活性区域的元件分离用绝缘膜；从部分包含上述第１活性区域及其两侧的元件分离绝缘膜区域表面到所定深度形成的第２杂质型的埋入层；在上述第１活性区域邻接的第２活性区域下部形成的第１杂质型的第１沟区域；从部分包含上述第１活性区域及其两侧的元件分离绝缘膜区域表面到所定深度的第１杂质型的第２沟区域，上述第１杂质型的第２沟区域与上述埋入层互相以所定间隔成分离状态存在；在部分包含的上述第２活性区域邻接的第３活性区域及其两侧的元件分离绝缘膜区域下部形成的第２杂质型的第１沟区域；定义上述第１活性区域与第...

【技术特征摘要】
KR 1996-6-28 25024/961.一种半导体装置，其特征在于，包括掺杂第1型杂质的半导体衬底；在上述半导体衬底的单位元件中用于定义第1、第2及第3活性区域的元件分离用绝缘膜；从部分包含上述第1活性区域及其两侧的元件分离绝缘膜区域表面到所定深度形成的第2杂质型的埋入层；在上述第1活性区域邻接的第2活性区域下部形成的第1杂质型的第1沟区域；从部分包含上述第1活性区域及其两侧的元件分离绝缘膜区域表面到所定深度的第1杂质型的第2沟区域，上述第1杂质型的第2沟区域与上述埋入层互相以所定间隔成分离状态存在；在部分包含的上述第2活性区域邻接的第3活性区域及其两侧的元件分离绝缘膜区域下部形成的第2杂质型的第1沟区域；定义上述第1活性区域与第2活性区域的元件分离绝缘膜下部形成的第2杂质型的第2沟区域；分别在上述第1活性区域的上述第2沟表面附近及上述第2活性区域的上述第1沟表面附近设置用于调节阈值电压的第1杂质型的第1及第2掺杂区域，上述第1掺杂区域的浓度比上述第2掺杂区域的浓度低。2.如权利要求1所述的半导体装置，其特征在于，上述第2杂质型的第2沟所定区域与上述埋入层的所定区域部分重叠。3.如权利要求2所述的半导体装置，其特征在于，还包含在上述第1活性区域上形成的二个门电极。4.如权利要求3所述的半导体装置，其特征在于，还包含在上述第2活性区域上形成的一个门电极。5.如权利要求1所述的半导体装置，其特征在于，上述第1杂质型是P型，第2杂质型是N型。6.如权利要求5所述的半导体装置，其特征在于，上述第1掺杂区域包含硼原子，上述第2掺杂区域包含硼原子和磷原子。7.一种半导体元件的制造方法，其特征在于，包括提供第1杂质型的半导体衬底阶段；在上述半导体衬底的单位元件内形成定义第1、第2及第3三个部分活性区域的元件分离用绝缘膜阶段；从部分包含上述第1活性区域及其两侧的分离绝缘膜区域表面到所定深度形成第2杂质型的埋入层阶段；在部分包含定义上述第1活性区域邻接的第2活性区域的元件分离绝缘膜下部区域和上述第2活性区域邻接的第3活性区域及其两侧的元件分离绝缘膜的下部区域形成第2杂质型的第1沟区域及第2杂质型的第2沟区域阶段；在部分包含上述第1活性区域及其两侧的元件分离绝缘膜区域的下部形成第1杂质型的第3沟区域，在上述第2活性区域的下部形成第1杂质型的第4沟区域阶段；在上述第1活性区域的上述第3沟表面附近及上述第2活性区域的上述第4沟表面附近形成用于调节阈值电压的第1杂质型的第1及第2掺杂区域，形成上述第1掺杂区域的浓度比上述第2掺杂区域的浓度低的阶段。8.如权利要求7所述的半导体元件制造方法，其特征在于，上述第1杂质型是P型，第2杂质型是N型。9.如权利要求8所述的半导体元件制造方法，其特征在于，上述第1掺杂区域的形成阶段包含N型杂质离子注入阶段和P型杂质二次离子注入阶段。10.如权利要求9所述的半导体元件制造方法，其特征在于，上述N型杂质的离子注入阶段包含向露出的第1活性区域以磷(P)原子3...

【专利技术属性】
技术研发人员：金载甲，
申请(专利权)人：现代电子产业株式会社，
类型：发明
国别省市：KR[韩国]