改进的多层导体结构及其形成方法技术

一种在集成电路上形成多层导体结构的方法。该方法包括形成第一导体层和在第一导体层之上形成第一介电层。该方法还包括在第一介电层之上形成第二导体层。还包括蚀刻穿过第二导体层并至少部分进入第一介电层，在第二导体层和第一介电层中形成槽，从而去除至少一部分所述介电层，在第二导体层中形成第一导体线和第二导体线。而且，该方法包括把低电容材料淀积进入槽。低电容材料代表其介电常数低于第一介电层介电常数的材料。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路的制造。更具体地讲，本专利技术涉及用于减少集成电路(IC)中的导体线和/或导体柱塞之间的电容耦合的改进技术。在一般的集成电路中，可以使用导体线例如金属线把衬底上被选择的器件耦合在一起，实现所设计的功能。现代技术中，可以使用垂直集成的IC、多层导体满足互连要求，同时使IC尺寸最小化。一般是利用一个或多个介电层使这些导体层相互绝缘。需要时可以使用通孔，使不同导体层中的导体线互连在一起。为了有助于讨论，附图说明图1-6展示了在集成电路上的多层导体中形成上层导体线的传统工艺。由这些图的工艺形成的结构例如可以应用于制造动态随机存取存储器(DRAM)电路。虽然为了简化视图仅展示了上层导体线和形成多层导体线的后续阶段，但是应该记住这里公开的本专利技术同样可以应用于位于上层导体线之下的其它导体层。首先参见图1，由导体层108(例如金属层)形成的导体线103、105、114和106位于衬底110上。衬底110例如可以是硅衬底，包括一系列完成于其中的器件。导体线103、105、114和106例如可以是铝互连线，可以采用传统蚀刻工艺从导体层108蚀刻出。在导体层108之上，淀积第一介电层112。淀积之后，一般通过传统的平面化处理例如化学-机械抛光(CMP)对第一介电层112进行平面化处理。图2中，使用光刻胶掩模204，采用介电层蚀刻工序蚀刻穿过第一介电层112的通孔203和通孔205。虽然通孔203和205呈现锥形壁，但事实上如果需要，通孔壁也可以是垂直的。图3中，在第一介电层112上淀积例如包括铝或其一种合金的导体层302，并进入通孔203和205。在通孔203和205内，导体材料分别形成导体柱塞303和305。这些导体柱塞303和305使导体层302与下导体层108中的各导体线103和105互连。另外，可以在图2的第一介电层112上淀积柱塞材料层，进行蚀刻或深抛光形成通孔203和205中的导体柱塞。例如，导体柱塞可以由钨制成。之后，在介电层112上覆盖淀积另一导体层例如铝或其一种合金，形成与在先形成的导体柱塞的电气连接。图4中，使用适当的光刻胶掩模502蚀刻导体层302，形成导体线503、505和508，如图所示。导体线503通过通孔203中的导体柱塞303与导体线103耦合，而导体线505通过通孔205中的导体柱塞305与导体线105耦合。图5中，在导体线503、505和508上，以及介电层112表面上(在用于蚀刻导体线的光刻胶已经去除之后)，覆盖淀积一般由薄(例如约1000埃厚)TEOS层为代表的垫料层502。之后，在垫料层502上淀积氮化物钝化层602(图6)。氮化物层602例如可以是约7000埃厚。如图6所示，氮化物层602也填充在导体线503、505和508之间的槽中。已经发现图6的已有的多层导体结构具有一定的缺点。例如，在已有的多层导体结构中已经发现高电平的电容耦合存在于各种导体线和导体柱塞之中。例如参见图6，在相邻的导体线503和505之间通过氮化物层602和第一介电层112，存在电容耦合。已经发现由于氮化物材料的高介电常数(例如对于一般的氮化物层，其介电常数约为7～9)和氧化物下介电层的高介电常数(例如对于一般的氧化物层，其介电常数约为4)，其间的电容耦合的电平相当高。而且，电容耦合存在于导体线503和下导体线103之间，以及导体线505和下导体线105之间。由于某些场线横跨该相当高的电容介电层112，所以已经发现其间的电容耦合的电平同样相当高。而且，在图6的通过介电层112的相邻导体柱塞如导体柱塞303和305之间，同样已经发现电容耦合。再有，由于介电层112的相当高的电容，已经发现相邻导体柱塞之间的电容耦合同样相当高。本领域的技术人员知道，已有技术的多层导体结构的导体线和柱塞之中的电容耦合的高电平，在最终的集成电路中，增加了时间延迟，促使串扰的高电平和电容性损耗，从而降低性能。而且，电容耦合的高电平需要较高的工作电压，这在工作过程中增加了热损耗和延迟。与或来自最上金属层的导体线的电容耦合尤其是这样，这是因为这些导体线设计成承载功率并与其余IC接地，所以一般包含最大和最长的金属引线(例如，高达1微米高乘0.8微米宽，高达几毫米长)。与或来自这些上层金属引线的电容耦合的高电平，在容量、延迟和功率损耗方面会极大地降低IC的性能。从上述来看，期望开发，有利于降低在其各种导体线和柱塞之中的电容耦合，以便改善性能。在一个实施例中，本专利技术涉及在集成电路上的多层导体结构，包括第一导体层和位于第一导体层之上的第一介电层。多层导体结构还包括位于第一介电层之上的第二导体层。第二导体层包括第一导体线和第二导体线。多层导体结构还包括设置在第一导体线和第二导体线之间的槽内的低电容材料层。该槽穿过第二导体层和至少实质上穿过第一介电层而形成。低电容材料代表其介电常数低于第一介电层介电常数的材料。在另一个实施例中，本专利技术涉及在集成电路上的多层导体结构的形成方法。该方法包括形成第一导体层和在第一导体层上形成第一介电层。该方法还包括在第一介电层上形成第二导体层。这里还包括蚀刻穿过第二导体层和至少部分进入第一介电层，在第二导体层和第一介电层中形成槽，从而去除至少部分介电层，在第二导体层中形成第一导体线和第二导体线。而且，该方法包括把低电容材料淀积进入槽。低电容材料代表其介电常数低于第一介电层介电常数的材料。在结合以下附图对本专利技术的详细说明中，将更具体地说明本专利技术的这些和其它特征。通过附图中的实施例展示本专利技术，但并不受其限制，其中相同标号代表相同的元件。图1～6是用于多层导体结构的已有技术。图7～10是根据本专利技术的一个实施例的用于形成多层导体结构的本专利技术技术。以下将参考如附图所示其几个示意性实施例具体说明本专利技术。在以下说明中，展示大量具体细节以便提供对本专利技术的详尽了解。但是，本领域的技术人员应知道，无需这些具体细节中的某些和/或全部也可以实施本专利技术。在其它例子中，没有具体说明某些公知的工艺工序和/或结构，以免不必要地使本专利技术难以理解。本专利技术涉及用于IC的多层导体结构。这种IC例如是随机存取存储器(RAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)、和只读存储器(ROM)。也可以用于其它IC，例如专用IC(ASIC)、合并的DRAM-逻辑电路(埋置式DRAM)或任何其它逻辑电路。一般，在晶片上平行形成大量集成电路。完成处理之后，切割晶片把IC分割成各个芯片。然后封装芯片，产生例如用于用户产品的最终产品，用户产品例如是计算机系统、蜂窝电话、个人数字辅助设备(PDA)、和其它电子产品。在一个实施例中，用低电容材料置换多层导体结构中所用的相当高电容介质材料，用以降低与和来自导体线和柱塞的电容耦合。根据本专利技术，一些槽不仅形成在上导体层(即在导体线之间使导体线相互绝缘)中，而且还进入下介电层。这些较深的槽去除在相邻导体线之间区域中的较高电容介质材料。然后用低电容材料填充这些槽，置换去除的介电材料。一旦用低电容材料填充相邻导体线之间的这些槽，然后可以在衬底上淀积氮化物层。由于在氮化物淀积之前早已经用低电容材料填充这些槽，在相邻导体线之间区域中即使有淀积高电容氮化物材料也很少。工作中，在相邻导体线之间不存本文档来自技高网...

【技术保护点】
一种位于集成电路上的多层导体结构，所述多层导体结构包括： 第一导体层； 设置于所述第一导体层之上的第一介电层； 设置于所述第一介电层之上的第二导体层，所述第二导体层包括第一导体线和第二导体线；和 设置在所述第一导体线和所述第二导体线之间的槽中的低电容材料层，所述槽穿过所述第二导体层并至少基本穿过所述第一介电层而形成，所述低电容材料代表介电常数低于所述第一介电层的介电常数的材料。

【技术特征摘要】
US 1997-9-29 9392081．一种位于集成电路上的多层导体结构，所述多层导体结构包括第一导体层；设置于所述第一导体层之上的第一介电层；设置于所述第一介电层之上的第二导体层，所述第二导体层包括第一导体线和第二导体线；和设置在所述第一导体线和所述第二导体线之间的槽中的低电容材料层，所述槽穿过所述第二导体层并至少基本穿过所述第一介电层而形成，所述低电容材料代表介电常数低于所述第一介电层的介电常数的材料。2．根据权利要求1的多层导体结构，其中所述低电容材料代表自旋材料。3．根据权利要求1的多层导体结构，其中所述槽是穿过所述第一介电层到达所述第一导体层的上表面形成的。4．根据权利要求1的多层导体结构，还包括氧化物垫层，所述氧化物垫层设置在所述第二导体层和所述低电容材料层之间。5．根据权利要求4的多层导体结构，其中所述低电容材料代表自旋材料。6．根据权利要求1的多层导体结构，其中所述自旋材料基本上填充所述槽。7．根据权利要求6的多层导体结构，还包括设置在所述低电容材料层之上的第二介电层。8．根据权利要求7的多层导体结构，其中所述第二介电层代表氮化物层。9．根据权利要求8的多层导体结构，其中所述低电容材料的所述介电常数低于所述第一氮化物层的介电常数。10．一种动态随机存取存储器电路，包括第一金属层；设置于所述第一金属层之上的第一介电层；设置于所述第一介电层之上的第二金属层，所述第二金属层包括第一金属线和第二金属线；和设置在所述第一金属线和所述第二金属线之间的槽中的低电容材料层，所述槽穿过所述第二金属层并至少基本穿过所述第一介电层而形成，所述低电容材料代表介电常数低于所述第一介电层介电常数的的材料。11．根据权利...

【专利技术属性】
技术研发人员：德克托本，彼得韦甘德，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]