用于进行平面化和凹入蚀刻的方法及装置制造方法及图纸

一种用于对ＲＦ基等离子处理室内的半导体晶片上的第一层进行平面化蚀刻和凹入蚀刻的方法。该方法包括把半导体晶片放入等离子处理室；在半导体的表面和沟槽内沉积第一层；在处理室内进行平面化蚀刻以平面化第一层，平面化蚀刻是以第一离子密度水平进行的；用等离子处理室在第一层上对沟槽内的第一层进行凹入蚀刻。该凹入蚀刻是在处理室内用第二离子密度水平进行的，该第二离子密度水平高于所述第一离子密度水平。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体集成电路的制造。特别地，本专利技术涉及集成电路制造过程中用于进行平面化和凹入蚀刻的改进方法，该方法能够降低成本、降低充电造成的器件损坏、提高生产效率。在各种集成电路(IC)的制造中需要用到连续的平面化和凹入蚀刻(recessetch)。例如，在动态随机存储器(DRAM)集成电路的制造中，可以重复地利用沉积、化学机械平面化和凹入蚀刻等工序形成沟槽电容器。为了便于讨论，附图说明图1-3示出了用现有技术制造一个DRAM沟槽电容器的沉积、化学机械平面化和凹入蚀刻的一个简单工序。首先参考图l，一个基片102(典型地包括硅)经热氧化形成一个二氧化硅(SiO2)层104(其厚度可能约为10nm)。在氧化层104之上覆盖沉积一个氮化硅层106。然后，在所述基片表面形成一个通用的光致抗蚀剂掩模，以利于在基片102上蚀刻穿透氮化硅层106和氧化物层104的沟槽108。去除光致抗蚀剂掩模以后进行一个多晶硅填充步骤，在基片102上表面和沟槽108内沉积多晶硅。在图1中这一多晶硅填充层由多晶硅层110表示。为了便于后序凹入蚀刻沟槽108内的多晶硅材料和平面化多晶硅层110的上表面，接着进行化学机械抛光(chemical-mechanical polish，CMP)步骤。典型地利用氮化硅层106作为该多晶硅层110 CMP的一个CMP蚀刻阻挡层。参考图2，多晶硅层110已经被平面化至氮化硅层106的上表面。但是，沟槽108内仍保留一截多晶硅材料。然后，进行反应离子蚀刻(reactive ionetching,RIE)步骤以凹入蚀刻沟槽108内的多晶硅柱(polysilicon column)。参考图3，所述RIE已经去除了沟槽108内的部分多晶硅柱。图3中光致抗蚀剂掩模也已经去除。从图1-3可以看出，经过沉积(图1)、化学机械平面化(图2)和凹入蚀刻(图3)工序之后，沟槽108内形成了一个多晶硅柱。为了促进沟槽电容器的形成可以多次重复沉积、化学机械平面化和凹入蚀刻的工序。然而，图1-3给出的沉积、化学机械平面化和凹入蚀刻工序存在一些缺点。例如，利用CMP步骤平面化多晶硅层110有时可能产生沟槽碟化(dishing)(即，稍微凹入沟槽)，这将导致一个凹入深度控制的损失和增加后序步骤的难度。碟化效应可以从图2中看到，它呈现出沟槽108内多晶硅柱的凹入。所述CMP步骤还对氮化物具有低的选择性并引起衬垫氮化物层106的蚀刻。若氮化硅层106用作多个CMP步骤的CMP蚀刻阻挡层，氮化物层的过量蚀刻可能导致器件缺陷。另外，所述CMP步骤可能引起氮化硅层106的不均匀腐蚀，这还会增加后序工艺步骤的困难。众所周知，CMP是一个昂贵的工艺，即它需要昂贵的设备而且降低晶片生产率。CMP步骤还产生特别的料浆形式的污染，清洗和干燥需要消耗时间。不仅现有的CMP步骤昂贵，用于凹入蚀刻沟槽108内多晶硅柱的反应离子蚀刻(RIE)也需要昂贵的专用的RIE设备。利用RIE工艺凹入蚀刻沟槽108内的多晶硅材料也会产生附加的和/或不均匀的氮化硅层106的腐蚀，因为RIE主要为一种物理蚀刻，这时轰击离子倾向于对氮化物具有一较低的选择性。对氮化物具有较好选择性的现有凹入蚀刻技术也存在一些问题。例如，尽管各向同性蚀刻技术(即以反应离子作为主要蚀刻机理)可能对氮化物具有较好的选择性，但是这种各向同性蚀刻工艺有可能在沟槽108内的多晶硅柱内产生更多的空洞和缝隙。这是因为如果多晶硅沉积工艺没有精心设计或者如果沟槽108的高宽外观比很大，那么形成图1中多晶硅层110的多晶硅填充步骤可能产生缝隙或空洞。图4中用一个空洞402代表这种缝隙或空洞。如果后序工艺中用一个纯的或污染的各向同性设备凹入蚀刻沟槽108内的多晶硅，则侧向侵蚀(由于各向同性蚀刻的等离子体内存在中子成分而造成)可能增大所述空洞，造成凹入蚀刻的深度失控。为了进一步说明所述讨论，图5示出了侧向侵蚀机理，其中空洞402已经因各向同性蚀刻步骤中等离子体中存在的反应性中性成分的各向同性蚀刻作用而被增大。综上所述，需要一些用于进行平面化/凹入蚀刻工序的改进方法，它能够提供很好的蚀刻深度控制同时降低对氮化硅层的蚀刻。改进了的方法和装置能够在完成所述工艺的同时降低成本、减小充电造成的器件损坏、提高晶片生产效率。本专利技术的一个实施例中涉及一种在一个RF基等离子处理室中对一个半导体晶片的第一层进行平面化蚀刻和凹入蚀刻的方法。该方法包括把所述半导体晶片(有一个沟槽形成于其内)放入所述等离子处理室。该方法还包括在所述半导体晶片表面和所述沟槽内沉积第一层。还包括(在所述等离子处理室)进行平面化蚀刻以大体上平面化所述第一层，该平面化蚀刻是用第一离子密度(ion density)进行的，另外，还包括利用所述等离子处理室对所述第一层进行凹入蚀刻以凹入沟槽内的第一层。该凹入蚀刻是用第二离子密度进行的，且第二离子密度高于第一离子密度。在另一个实施例中，本专利技术涉及一种用于对一个半导体晶片的第一表面进行平面化蚀刻和凹入蚀刻的RF基等离子处理系统。该RF基等离子处理系统包括一个用于容纳等离子体的室，该等离子体用来蚀刻晶片。该RF基等离子处理系统还包括一个设置于所述室之外的线圈。该线圈通电时与所述室内的等离子体耦合。该RF基等离子体处理系统还包括一个布置于室和线圈之间的可变电场屏敞。该可变电场屏敝用于改变电场穿透所述室的深度，因而改变室的等离子体的离子密度。下面将参照附图对本专利技术的所述特点和其它特点进行详细描述。本专利技术将通过举例进行说明，但不限于所举例子，下面附图中相同的编号代表相似的组件，其中图1-3示出了制造沟槽电容器的现有的平面化和RIE凹入蚀刻的工艺；图4示出了多晶硅沉积过程中可能形成于多晶硅柱中的缝隙和空洞；图5示出了各向同性蚀刻增大多晶硅中缝隙和空洞的机理；图6示出了一种现有的感应耦合等离子处理室的技术；图7示出了根据本专利技术的一个实施例改进所述感应耦合等离子处理室(图6所示的)以促进各向同性平面化蚀刻和离子辅助凹入蚀刻进程的实施例。图8示出了根据本专利技术的一个方面经过了一个用于平面化所述多晶硅层的各向同性蚀刻后的图1中所示的晶片；图9示出了根据本专利技术的一个方面经过离子辅助凹入蚀刻后沟槽内的多晶硅柱的情况。下面将参照附图所示的几个说明性实施例对本专利技术进行详细描述。在下面的描述中，为了透切地理解本专利技术，给出了一些具体的细节。但是，本领域的技术人员知道，不用这些具体的细节仍然可以实施本专利技术。在另一些情况下，为了简明，一些熟知的工艺步骤和/或结构没有进行详述。根据本专利技术的一个方面，提供了用于进行平面化/凹入蚀刻工序的改进方法，该方法能够降低成本、减少器件的充电损坏、同时提高晶片生产效率。图1-3所示的现有工序使用两种不同的设备，如CMP设备和RIE设备，而本专利技术在一个单一的等离子处理室中进行平面化蚀刻和凹入蚀刻。平面化蚀刻是以大体上各向同性的方式进行的，而凹入蚀刻选用不同的参数以更各向异性方式凹入蚀刻所述多晶硅柱。根据本专利技术的一个方面，选用一个RF基设备以低离子密度的等离子体进行平面化蚀刻以平面化所述多晶硅层至所述氮化物层。当多晶硅层被平面化至氮化硅层时，就用同一个RF基设备以较高离子密度的等离子体进行离子辅助凹入蚀刻。所本文档来自技高网...

【技术保护点】
一种用于对ＲＦ基等离子处理室内一个半导体晶片上的一个第一层进行平面化蚀刻和凹入蚀刻的方法，该方法包括： 把所述的半导体晶片放进所述的等离子处理室内，该晶片包括一个形成于其内的沟槽； 在所述半导体晶片的一个表面上和所述的沟槽内沉积所述的第一层； 在所述的等离子处理室内进行所述平面化蚀刻以大体上平面化所述的第一层，该平面化蚀刻是以一个第一离子密度水平进行的； 利用所述等离子处理室和所述凹入蚀刻在所述第一层上对所述沟槽内的第一层进行凹入蚀刻，该凹入蚀刻是以一个第二离子密度水平在所述等离子处理室内进行的，该第二离子密度水平高于所述第一离子密度水平。

【技术特征摘要】
US 1997-9-30 9408061．一种用于对RF基等离子处理室内一个半导体晶片上的一个第一层进行平面化蚀刻和凹入蚀刻的方法，该方法包括把所述的半导体晶片放进所述的等离子处理室内，该晶片包括一个形成于其内的沟槽；在所述半导体晶片的一个表面上和所述的沟槽内沉积所述的第一层；在所述的等离子处理室内进行所述平面化蚀刻以大体上平面化所述的第一层，该平面化蚀刻是以一个第一离子密度水平进行的；利用所述等离子处理室和所述凹入蚀刻在所述第一层上对所述沟槽内的第一层进行凹入蚀刻，该凹入蚀刻是以一个第二离子密度水平在所述等离子处理室内进行的，该第二离子密度水平高于所述第一离子密度水平。2．根据权利要求1所述的方法，其中，所述第一层代表一个多晶硅层。3．根据权利要求2所述的方法，其中，所述表面包括一个氮化硅层，该氮化硅层沉积之后布置在所述多晶硅层之下。4．根据权利要求2所述的方法，其中，所述沟槽代表一个用于形成一个电容器的沟槽。5．根据权利要求1所述的方法，还包括调节所述等离子处理室的可变电场屏蔽以增加电场向所述等离子处理室的穿透水平，因而产生所述第二离子密度水平。6．根据权利要求5所述的方法，其中，所述的等离子处理室为感应耦合等离子处理室。7．根据权利要求1所述的方法，其中，所述的平面化蚀刻和凹入蚀刻利用CF4。8．根据权利要求1所述的方法，还包括在所述等离子处理室内移动离子屏蔽以使所述晶片更多地暴露于等离子，因而使更多的离子在凹入蚀刻过程中到达晶片。9．根据权利要求1所述的方法，还包括增加所述等离子处理室电场屏蔽的电压以增加电场穿透所述等离子处理室的水平，从而产生第二离子密度水平。10．一种用于对半导体晶片上的第一层进行平面化蚀刻和凹入蚀刻的RF基等离子处理系统，该系统包括一个用于包容等离子的室，所述等离子用于蚀刻所述晶片；一个布置于所述室之外的线圈，当该线圈通电时与所述等离子室内的等离子产生感应耦合；以及一个布置在所述室和所述线圈之间的可变化的电场屏蔽，该可变电场屏蔽用来改变穿透所述室的电场量，从而改变在所述室内的等离子的离子密度。11．根据权利要求10所述的等离子处理系统，其中，所述的可变电...

【专利技术属性】
技术研发人员：尼尔马尔乔德哈里，
申请(专利权)人：西门子公司，
类型：发明
国别省市：DE[德国]