【技术实现步骤摘要】
本专利技术一般涉及到半导体器件的制作方法，更确切地说是涉及到在生产半导体器件过程中利用化学机械抛光(CMP)操作来降低来自多晶硅掩模的形貌变化的方法。就性能而言，合并的动态随机存取存储器(DRAM)-逻辑电路(例如所谓的“混合电路”)提供了可能潜在的优点。但为了获得高性能(例如更高的速度)，在逻辑电路中需要薄的栅介质，而为了获得高的成品率，在DRAM阵列中则需要厚的栅氧化物。如所述，在常规工艺中，例如在此处列为参考的美国专利No．5668035中，以及如图6A-6C所示，在生长逻辑电路中的薄的栅介质时，多晶硅掩模被用来保护DRAM阵列中的厚的栅介质。具体地说，如图6A所示，用常规的光刻方法在第一多晶硅层16上旋涂光刻胶层18，并图形化，在存储器器件区5上留下部分光刻胶，同时暴露逻辑器件区3上的多晶硅层16。然后如图6A所示，第一多晶硅层16被腐蚀到逻辑器件区3上的栅氧化层14。用例如反应离子刻蚀(RIE)中的各向异性等离子体腐蚀，以及使用诸如氯(Cl2)的腐蚀剂气体和诸如氩(Ar)的载气，来执行腐蚀。这导致多晶硅层16对栅氧化物14的选择性腐蚀。用湿法腐蚀，...
【技术保护点】
一种制作半导体器件的方法，它包含： 制作具有存储器阵列区和逻辑器件区的衬底； 在所述衬底上生长厚的栅介质； 在存储器阵列区的厚的栅介质上制作包括第一多晶硅层的栅叠层； 在所述逻辑器件区上的所述衬底上制作薄的栅介质，其中存储器阵列区中的栅叠层的各个层，在制作薄的栅介质的过程中保护厚的栅氧化物； 在逻辑器件区中制作栅叠层的第二多晶硅层以产生得到的结构，其中第二多晶硅层的厚度至少与存储器阵列区中的栅叠层一样厚； 用化学机械抛光（ＣＭＰ）整平此结构；以及 对所述存储器阵列区和所述逻辑器件区中的栅叠层进行图形化。
【技术特征摘要】
US 1999-7-22 09/359,2901．一种制作半导体器件的方法，它包含制作具有存储器阵列区和逻辑器件区的衬底；在所述衬底上生长厚的栅介质；在存储器阵列区的厚的栅介质上制作包括第一多晶硅层的栅叠层；在所述逻辑器件区上的所述衬底上制作薄的栅介质，其中存储器阵列区中的栅叠层的各个层，在制作薄的栅介质的过程中保护厚的栅氧化物；在逻辑器件区中制作栅叠层的第二多晶硅层以产生得到的结构，其中第二多晶硅层的厚度至少与存储器阵列区中的栅叠层一样厚；用化学机械抛光(CMP)整平此结构；以及对所述存储器阵列区和所述逻辑器件区中的栅叠层进行图形化。2．根据权利要求1的方法，其中所述制作所述栅叠层包含在所述厚的栅介质上制作所述第一多晶硅层，所述第一多晶硅是掺杂的多晶硅；在所述第一多晶硅层上制作硅化物；在所述硅化物上制作衬垫氮化物；以及用光刻和腐蚀方法清除逻辑器件区上的栅叠层材料。3．根据权利要求1的方法，还包含在所述衬底上制作所述厚的介质之后，剥离逻辑器件区中的厚的栅介质。4．根据权利要求1的方法，其中所述栅叠层具有帽氮化物层，且其中所述整平包含用存储器阵列区中的帽氮化物层作为抛光停止层。5．根据权利要求1的方法，其中薄的栅介质制作在第一多晶硅层的顶部上，并被用作CMP过程中的抛光停止层。6．根据权利要求1的方法，其中用光刻和反应离子刻蚀(RIE)执行所述图形化，所述方法还包含用离子注入和退火方法，对逻辑器件区中的扩散区和栅进行掺杂；以及在逻辑器件区中的扩散区和栅上制作硅化物。7．根据权利要求1的方法，其中所述厚的栅介质的厚度在大约5-50nm的范围内。8．根据权利要求1的方法，其中所述厚的栅介质的厚度约为7nm。9．根据权利要求1的方法，其中所述厚的栅介质至少是SiO2和SiOxNy中的一种。10．根据权利要求1的方法，其中所述第一多晶硅层至少是掺As的多晶硅和掺P的多晶硅中的一种，且其厚度在大约20-200nm的范围内。11．根据权利要求10的方法，其中所述第一多晶硅层的厚度约为50nm。12．根据权利要求2的方法，其中所述硅化物包含厚度在大约20-100nm范围内的WSi2。13．根据权利要求12的方法，其中所述硅化物的厚度约为50nm。14．根据权利要求2的方法，其中所述帽氮化物的厚度在大约20-300nm的范围内。15．根据...
【专利技术属性】
技术研发人员：加里B布隆尔，杰弗里P甘比诺，卡尔J拉登斯，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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