半导体存储器件及其制造方法技术

本发明专利技术的课题是，抑制ＳＲＡＭ单元的形成面积的增大并谋求工作的稳定。在ＳＲＡＭ单元的存取ＭＯＳ晶体管Ｑ５的栅电极３３上，形成与字线连接的接触４５。接触４５穿通元件隔离绝缘膜１４，抵达ＳＯＩ层１３。驱动ＭＯＳ晶体管Ｑ１的体区与第１存取ＭＯＳ晶体管Ｑ５的体区经元件隔离绝缘膜１４下方的ＳＯＩ层１３相互电连接。因而，存取ＭＯＳ晶体管Ｑ５在其栅电极与体区之间形成用接触４５连接的ＤＴＭＯＳ结构，接触４５还与第１驱动晶体管Ｑ１的体区电连接。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器件，特别是涉及SRAM(静态随机存取存储器)。
技术介绍
在采用了SOI(绝缘体上的硅)衬底的MOSFET(金属-氧化物-硅场效应晶体管)中，作为谋求工作速度的高速化和电流驱动能力的提高的器件，提出了DTMOSFET(动态阈值电压MOSFET，以下称为“DTMOS”)(例如，参照专利文献1)。SOI衬底具有依次层叠了硅衬底、掩埋氧化膜(BOX)层和硅层(SOI层)的层叠结构。在DTMOS中，在SOI层上，在下表面有选择地形成具有栅氧化膜的栅电极。另外，在SOI层内，夹持位于该栅电极的下方的体区而成对的源/漏区。DTMOS的特征在于，栅电极与体区相互电连接。在DTMOS中，例如如果栅电极为H(高)电平，晶体管处于导通状态，则伴之以体电位也为H电平。于是，晶体管的工作阈值电压下降，其结果是，与采用了SOI衬底的通常的MOSFET相比，能够流过较多的电流(即，电流驱动能力提高了)。一般来说，晶体管的栅电极具有有源区上的电极部和与之连接的元件隔离绝缘膜上的焊区部。如专利文献1所公开的那样，在DTMOS的栅电极的焊区部，形成了抵达元件隔离绝缘膜的下方的SOI层的接本文档来自技高网...

【技术保护点】
一种半导体存储器件，其特征在于：具备ＳＲＡＭ（静态随机存取存储器）单元，其中具有：存取ＭＯＳ（金属－氧化物－半导体）晶体管；驱动ＭＯＳ晶体管；以及连接字线与上述存取ＭＯＳ晶体管的栅电极的接触，上述接触 与上述存取ＭＯＳ晶体管和上述驱动ＭＯＳ晶体管中的至少一方的体区电连接。

【技术特征摘要】
JP 2003-8-28 304444/03;JP 2004-6-30 193462/041.一种半导体存储器件，其特征在于具备SRAM(静态随机存取存储器)单元，其中具有存取MOS(金属-氧化物-半导体)晶体管；驱动MOS晶体管；以及连接字线与上述存取MOS晶体管的栅电极的接触，上述接触与上述存取MOS晶体管和上述驱动MOS晶体管中的至少一方的体区电连接。2.如权利要求1所述的半导体存储器件，其特征在于上述接触与上述存取MOS晶体管和上述驱动MOS晶体管双方的体区电连接。3.如权利要求1或2所述的半导体存储器件，其特征在于包括在上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中经上述接触与上述字线电连接的部位与该字线之间所插入的电阻。4.如权利要求1或2所述的半导体存储器件，其特征在于上述接触具有在其表面所形成的阻挡层金属。5.如权利要求1或2所述的半导体存储器件，其特征在于上述接触用多晶硅形成。6.如权利要求1或2所述的半导体存储器件，其特征在于在上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中经上述接触与上述字线电连接的部位与该字线之间的电阻值为1kΩ～100MΩ。7.如权利要求1或2所述的半导体存储器件，其特征在于包括在上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中经上述接触与上述字线电连接的部位与该字线之间所插入的二极管，使得该字线侧成为阴极。8.如权利要求7所述的半导体存储器件，其特征在于上述接触在其表面具有阻挡层金属。9.如权利要求7所述的半导体存储器件，其特征在于上述接触用多晶硅形成。10.如权利要求7所述的半导体存储器件，其特征在于当对上述二极管施加反向电压时，在上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中经上述接触与上述字线电连接的部位与该字线之间的电阻值为1kΩ～100MΩ。11.如权利要求1或2所述的半导体存储器件，其特征在于上述存取MOS晶体管和上述驱动MOS晶体管在半导体层中所形成的第1导电类型的第1阱区内的第1有源区形成，分别具备上述第1导电类型的体区和第2导电类型的源/漏区，上述第1有源区由在上述第1阱区的上表面部有选择地形成了的元件隔离绝缘膜规定，上述存取MOS晶体管的体区和上述驱动MOS晶体管的体区之中与上述接触电连接的部位与上述元件隔离绝缘膜下面的上述第1阱区连结在一起，通过上述元件隔离绝缘膜下面的上述第1阱区与上述接触电连接。12.如权利要求11所述的半导体存储器件，其特征在于上述接触穿通上述元件隔离绝缘膜，与上述元件隔离绝缘膜下面的上述第1阱区连接。13.如权利要求12所述的半导体存储器件，其特征在于在上述第1阱区的上述接触所连接的部分，形成其杂质浓度与上述第1阱区的其它部分不同的区域。14.如权利要求12所述的半导体存储器件，其特征在于上述第1阱区与上述接触形成肖特基结。15.如权利要求12所述的半导体存储器件，其特征在于上述接触在其表面具有阻挡层金属，在上述第1阱区的上述接触所连接的部分，形成在上述阻挡层金属发生反应而形成的硅化物层。16.如权利要求12所述的半导体存储器件，其特征在于上述元件隔离绝缘膜下面的上述第1阱区为P型，上述接触用N型多晶硅形成。17.如权利要求11所述的半导体存储器件，其特征在于上述SRAM还具有在上述第1阱区内由上述元件隔离绝缘膜规定的上述第1导电类型的第2有源区，上述第2有源区与上述元件隔离绝缘膜下面的上述第1阱区连结在一起，上述接触与上述第2有源区连接。18.如权利要求17所述的半导体存储器件，其特征在于上述第2有源区与上述第1阱区的杂质浓度不同。19.如权利要求17所述的半导体存储器件，其特征在于上述第2有源区与上述接触形成肖特基结。20.如权利要求17所述的半导体存储器件，其特征在于上述接触在其表面具有阻挡层金属，在上述第2有源区的上述接触所连接的部分，形成在上述阻挡层金属发生反应而形成的硅化物层。21.如权利要求17所述的半导体存储器件，其特征在于上述第2有源区为P型，上述接触用N型多晶硅形成。22.如权利要求11所述的半导体存储器件，其特征在于上述半导体层被置于绝缘体层之上，上述SRAM还具有在上述半导体层中所形成的上述第2导电类型的第2阱区内所形成的负载MOS晶体管，在上述存取MOS晶体管和上述驱动MOS晶体管与上述负载MOS晶体管之间的上述元件隔离绝缘膜抵达上述绝缘体层。23.如权利要求11所述的半导体存储器件，其特征在于包括与同一位线连接、在上述位线的延伸方向排列的多个上述SRAM单元，上述半导体层被置于绝缘体层之上，在上述第1阱区，上述多个SRAM单元彼此之间的元件隔离绝缘膜抵达上述绝缘体层。24.如权利要求11所述的半导体存储器件，其特征在于没有将上述SRAM单元的上述第1阱区固定于规定的电位用的作为独立于该SRAM单元的单元的阱电位固定用单元。25.如权利要求1或2所述的半导体存储器件，其特征在于上述驱动MOS晶体管的漏区和上述负载MOS晶体管的漏区的至少其上表面部连结在一起，在该驱动MOS晶体管的漏区和该负载MOS晶体管的漏区的上述上表面部形成一体的硅化物层。26.一种半导体存储器件的制造方法，其特征在于具备(a)在半导体层中形成第1导电类型的阱区的工序；(b)通过在上述阱区的上表面部有选择地形成元件隔离绝缘膜，以规定有源区的工序；(c)在上述有源区，各自形成具有栅电极、第1导电类型的体区和第2导电类型的源/漏区的存取MOS晶体管和驱动MOS晶体管，形成覆盖它们的层间绝缘膜的工序；(d)在上述层间绝缘膜上，形成抵达上述存...

【专利技术属性】
技术研发人员：平野有一，一法师隆志，前川繁登，新居浩二，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]