半导体装置及其制造方法制造方法及图纸

对形成沟槽后的基板进行热氧化后，在高输出且高温条件下通过ＣＶＤ法形成厚度为３０～８０ｎｍ的膜应力强的第１绝缘膜。其次，对基板热处理后在沟槽的下缘部分附近产生缺陷区域。接着，填埋沟槽，堆积比第１绝缘膜的膜应力弱的绝缘膜，实施热处理后，通过研磨绝缘膜，形成填埋绝缘膜。在后续工序中由于使从绝缘膜接受的应力，能够集中在缺陷区域，因此能够防止在半导体元件的动作时电流流动的基板的上面附近产生缺陷区域。这样，可以降低随着沟槽型元件分离用绝缘膜的形成而产生的缺陷区域对半导体元件的影响。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及，特别涉及一种具有在半导体基板上形成的沟槽内填埋绝缘膜而形成的沟槽型元件分离区域的。
技术介绍
随着近年的半导体装置的微细化，一种多采用的方法是，在半导体基板上形成沟槽后，通过在沟槽内填埋绝缘膜而形成元件分离，即形成被称为所谓的STI(shallow trench isolation，浅沟绝缘层)的元件分离的方法。根据该STI的元件分离方法，与依据这之前的LOCOS法的元件分离相比，由于基本不会产生鸟嘴(bird′s beak)，因此有利于微细化(例如，参照特开2003-31648号公报)。以下，对形成有STI的以往的半导体装置的制造方法进行说明，图7(a)～(e)，为过去的半导体装置的制造工序的截面图。首先，图7(a)所示的工序中，在半导体基板101上依次形成氧化膜、非晶硅膜、以及氮化膜后，采用在成为元件分离区域的区域形成了开口的抗蚀层进行蚀刻。这样，对氧化膜、非晶硅膜、以及氮化膜进行蚀刻，就分别形成了氧化膜120、非晶硅膜102、以及氮化膜103。并且，将半导体基板101蚀刻至给定深度后形成沟槽104。接着，除去抗蚀层后，将氮化膜103作为掩模，通过将半导体基板本文档来自技高网...

【技术保护点】
一种半导体装置，包括形成有沟槽的半导体基板、和填埋所述沟槽的元件分离用绝缘膜，其特征在于，所述元件分离用绝缘膜包括：第１绝缘膜，至少沿着所述沟槽的侧面部分被形成；和填埋绝缘膜，其被设置在所述第１绝缘膜的上面或者上方，填埋所述沟槽；　 　在所述半导体基板内包含所述沟槽的底角部的部分，形成结晶缺陷。

【技术特征摘要】
JP 2003-12-12 2003-4150381.一种半导体装置，包括形成有沟槽的半导体基板、和填埋所述沟槽的元件分离用绝缘膜，其特征在于，所述元件分离用绝缘膜包括第1绝缘膜，至少沿着所述沟槽的侧面部分被形成；和填埋绝缘膜，其被设置在所述第1绝缘膜的上面或者上方，填埋所述沟槽；在所述半导体基板内包含所述沟槽的底角部的部分，形成结晶缺陷。2.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜，其膜应力比所述填埋绝缘膜强。3.根据权利要求1所述的半导体装置，其特征在于，所述半导体基板内的所述沟槽的底角部所包含的结晶缺陷的密度，比所述沟槽的上缘部分所包含的结晶缺陷的密度高。4.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜，从所述沟槽的底部横跨侧部形成。5.根据权利要求4所述的半导体装置，其特征在于，所述沟槽底角部所包含的结晶缺陷，在所述半导体基板内，以高度为从所述沟槽底面位置开始至所述沟槽底部形成的所述第1绝缘膜的上面位置为止的范围区域内形成。6.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜内，在所述沟槽的侧面上设置的部分的膜厚，其下部比上部大。7.根据权利要求6所述的半导体装置，其特征在于，所述第1绝缘膜，在所述沟槽的侧部以侧壁形状形成。8.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜的膜质，为比所述填埋绝缘膜的膜质疏松。9.根据权利要求8所述的半导体装置，其特征在于，所述第1绝缘膜的上面位置，比所述半导体基板的上面位置高，且比所述填埋绝缘膜的上面位置低。10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，在所述沟槽的底角部所包含的结晶缺陷，在距所述半导体基板的上面深度为200nm以上的区域内形成。11.一种半导体装置的制造方法，用于制造包含形成有沟槽的半导体基板、和填埋所述沟槽的元件分离用绝缘膜的半导体装置，其特征在于，包含工序(a)，在...

【专利技术属性】
技术研发人员：松田隆幸，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]