沟槽DMOS晶体管结构的制造方法技术

一种具有到位于上表面上的漏极触点的低电阻路径的沟槽ＤＭＯＳ晶体管结构及其制造方法。该晶体管结构包括：（１）第一导电型半导体材料的第一区域；（２）形成在第一区域内的栅极沟槽；（３）栅极沟槽内的栅极介电层；（４）与栅极介电材料层相邻的栅极沟槽内的栅电极；（５）形成在第一区域内的漏极进入沟槽；（６）位于漏极进入沟槽内的导电材料的漏极进入区；（７）第一区域内的第一导电型源区，源区位于第一区域的顶表面上或其相邻处且与栅极沟槽相邻；（８）第一区域内的位于源区下且与栅极沟槽相邻的体区，体区具有与第一导电型相反的第二导电型；以及（９）第一区域内的位于体区下面的半导体材料的第二区域。第二区域为第一导电型且具有比第一半导体区高的掺杂剂浓度。此外，第二区域从栅极沟槽延伸到漏极进入沟槽且与栅极沟槽和漏极进入沟槽自对准。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及一种MOSFET晶体管，更具体地说涉及具有沟槽结构的DMOS晶体管。
技术介绍
DMOS(双扩散型MOS)晶体管是MOSFET(金属氧化物半导体场效应晶体管)型的晶体管，其使用在相同边缘上对准的两个序列扩散步骤来形成晶体管的沟道区域。DMOS晶体管通常是高电压高电流的器件，在功率集成电路中用作分立的晶体管或元件。DMOS晶体管对于每个具有低前向压降的单元面积可以提供高电流。典型的分立的DMOS晶体管结构包括两个或多个并行制造的单DMOS晶体管单元。单DMOS晶体管单元共享一个公共漏极触点(衬底)，而其源极共同与金属短接且其栅极公共被多晶硅短接。因此，即使分立的DMOS电路由较小的晶体管阵列构成，它运行起来也如单个大晶体管一样。对于分立的DMOS电路，当晶体管矩阵通过栅极接通时，希望能够使每个单元面积上的导电性达到最大。DMOS晶体管的一个具体型是所谓的沟槽DMOS晶体管，其中沟道出现在从源极向漏极延伸的沟槽的内壁上，且栅极形成在沟槽内。与薄氧化物层形成一条直线且填充有多晶硅的沟槽比垂直DMOS晶体管结构允许有较少的受限电流流动，从而提供了较低的特定导通电阻值。沟槽DMOS晶体管的例子在美国专利5,072,266、5,541,425和5,866,931中公开。一个示例是如图1的剖面图所示的现有技术的低电压沟槽DMOS晶体管。如图1所示，沟槽DMOS晶体管10包括重掺杂衬底11，在其上面形成外延层12，外延层12的掺杂比衬底11轻。金属层13形成在衬底11的底部，从而允许对衬底11形成电触点14。如本领域技术人员所了解，DMOS晶体管也包括源区16a、16b、16c和16d和体区15a和15b。外延区12作为漏极。在如图1所示的示例中，衬底11掺杂有相对较高的N型掺杂剂，外延层12掺杂有相对较少的N型掺杂剂，源区16a、16b、16c和16d掺杂有相对较高的N型掺杂剂，且体区15a和15b掺杂有相对较高的P型掺杂剂。掺杂多晶硅栅电极18形成在沟槽内，且被形成在包括了栅电极18的沟槽的底部和侧边上的栅介电层17与其它区域电绝缘。沟槽可以延伸入重掺杂衬底11中，以降低由通过轻掺杂外延层12的载流子流动所导致的任何电阻，但是这种结构也限制了晶体管的漏源击穿电压。漏电极14与衬底11的后表面连接，源电极22通过源极/体金属层23与源区16和体区15连接，且栅电极19与填充形成该栅极的沟槽的多晶硅18连接。沟槽DMOS器件的另一示例在美国专利No.4,893,160中公开且如图2的剖面图所示。如图2所示，部分完成的沟槽DMOS器件30包括衬底11、外延层12、体区15a和15b以及源区16a、16b、16c和16d。但是，与如图1所示的器件相比，在沟槽36的下侧边和底部或者只在沟槽36的底部添加了N+区域39。在制造过程的这个步骤中，氧化物层35出现在硅表面上。这种结构通过允许载流子流过沟槽底部的重掺杂区域而改善了器件性能，从而降低了局部电阻。希望提供一种能够进一步得到改善的沟槽DMOS器件。例如，需要沟槽DMOS器件能够提供较低的导通电阻且制造起来相对简单和便宜。
技术实现思路
根据本方面的第一方面，提供了一种沟槽MOSFET器件。该器件包括(1)第一导电型半导体材料的第一区域；(2)形成在第一区域内的栅极沟槽；(3)栅极沟槽内的栅极介电材料层；(4)与栅极介电层相邻的栅极沟槽内的栅电极；(5)形成在第一区域内的漏极进入沟槽(drain access trench)；(6)位于漏极进入沟槽内的导电材料的漏极进入区；(7)第一区域内的第一导电型源区，源区位于第一区域的顶表面上或其相邻处且与栅极沟槽相邻；(8)第一区域内的位于源区下且与栅极沟槽相邻的体区，体区具有与第一导电型相反的第二导电型；以及(9)第一区域内的位于体区下面的半导体材料的第二区域。第二区域为第一导电型且具有比第一半导体区高的掺杂剂浓度。此外，第二区域从栅极沟槽延伸到漏极进入沟槽且与栅极沟槽和漏极进入沟槽自对准。栅电极可以由各种导电材料形成，例如铝、铝合金、难熔金属、掺杂多晶硅、硅化物以及多晶硅和难熔金属的结合。虽然第一区域可以是淀积在半导体衬底(有利地掺杂为第一导电型)上的外延层，但是本专利技术并不一定需要外延层。因此，如果需要的话，第一区域可以对应于半导体衬底。栅极沟槽可以具有多种形状。在一些优选实施例中，栅极沟槽从上面看具有如下的形状八边形、六边形、圆形、正方形或矩形网孔或网格。在一些实施例中，漏极进入沟槽的宽度比栅极沟槽大。在其它实施例中，漏极进入沟槽的宽度等于或小于栅极沟槽。漏极进入区的导电材料可以包括例如掺杂多晶硅、硅化物和/或金属(例如铝、难熔金属及其合金)。在一些实施例中，在漏极进入沟槽的侧壁的相邻处设置氧化物层。根据本专利技术的另一方面，提供了一种制造半导体器件的方法。该方法包括(a)提供第一导电型的半导体材料的第一区域；(b)在第一区域内蚀刻出栅极沟槽和漏极进入沟槽；(c)在第一区域内形成第二半导体区，第二区域(i)从栅极沟槽延伸到漏极进入沟槽，(ii)与栅极沟槽和漏极进入沟槽自对准，(iii)为第一导电型，以及(iv)具有比第一区域高的掺杂剂浓度；(d)在栅极沟槽内形成栅极介电材料层；(e)在栅极沟槽内淀积与栅极介电材料层相邻的栅电极；(f)在漏极进入沟槽内淀积导电材料的漏极进入区；(g)在第一区域内的第二区域上且栅极沟槽的相邻处形成体区，体区具有与第一导电型相反的第二导电型；以及(h)在体区上且栅极沟槽的相邻处形成第一导电型的源区。在一些实施例中，栅极沟槽和漏极进入沟槽同时形成。在这种情况中，第二半导体区优选使用单个注入步骤来形成。在其它实施例中，栅极沟槽在与漏极进入沟槽不同的蚀刻步骤中形成。在这种情况中，栅极沟槽可以在漏极进入沟槽之前形成，或在其之后形成。此外，第一注入步骤可以在形成栅极沟槽之后进行，且第二注入步骤可以在形成漏极进入沟槽之后进行。漏极进入区可以包括金属区和/或多晶硅区。在一些实施例中，栅极和漏极进入沟槽可以在形成体和源区之前形成。在其它实施例中，栅极和漏极进入沟槽可以在形成体和源区之后形成。在一些实施例中，介电材料层可以形成为与漏极进入沟槽的侧壁相邻，在这种情况中，介电材料层例如可以在与栅极介电材料相同的工艺步骤中形成。在一些实施例中，栅电极是掺杂多晶硅或硅化物电极，且漏极进入区是金属区。在其它实施例中，栅电极是掺杂多晶硅或硅化物电极，且漏极进入区至少部分包括掺杂多晶硅或硅化物区。在这些实施例中，漏极进入区可以完全由掺杂多晶硅或硅化物形成，且栅电极和漏极进入区可以在不同的多晶硅或硅化物形成步骤中形成。另一种选择是，漏极进入区可以部分包括在与栅电极相同的多晶硅或硅化物形成步骤中引入的掺杂多晶硅或硅化物区，在这种情况中(a)漏极进入区还可以包括附加的掺杂多晶硅或硅化物区，其在后续的多晶硅或硅化物形成步骤中引入或(b)漏极进入区还可以包括金属区，其在金属淀积步骤中引入。附图说明图1和2均示出了现有沟槽DMOS晶体管的剖面图。图3示出了根据现有技术而构造的沟槽DMOS晶体管的剖面图。图4示出了根据本专利技术而构造的沟槽DMOS晶体管的实施例。图5a-5d示出了形成如图4所示的沟槽DMOS晶体管的一系列本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一导电型半导体材料的第一区域；形成在所述第一区域内的栅极沟槽；所述栅极沟槽内的栅极介电层；与所述栅极介电材料层相邻的所述栅极沟槽内的栅电极；形成在所述第一区域内的漏极进入沟槽； 位于所述漏极进入沟槽内的导电材料的漏极进入区；所述第一区域内的所述第一导电型的源区，所述源区位于所述第一区域的顶表面上或其相邻处且与所述栅极沟槽相邻；所述第一区域内的位于所述源区下且与所述栅极沟槽相邻的体区，所述体区 具有与所述第一导电型相反的第二导电型；以及所述第一区域内的位于所述体区下面的半导体材料的第二区域，所述第二区域从所述栅极沟槽延伸到所述漏极进入沟槽且与所述栅极沟槽和所述漏极进入沟槽自对准，并且所述第二区域为所述第一导电型且具有比所述 第一区域高的掺杂剂浓度。

【技术特征摘要】
US 2002-5-13 10/144,2141.一种半导体器件，包括第一导电型半导体材料的第一区域；形成在所述第一区域内的栅极沟槽；所述栅极沟槽内的栅极介电层；与所述栅极介电材料层相邻的所述栅极沟槽内的栅电极；形成在所述第一区域内的漏极进入沟槽；位于所述漏极进入沟槽内的导电材料的漏极进入区；所述第一区域内的所述第一导电型的源区，所述源区位于所述第一区域的顶表面上或其相邻处且与所述栅极沟槽相邻；所述第一区域内的位于所述源区下且与所述栅极沟槽相邻的体区，所述体区具有与所述第一导电型相反的第二导电型；以及所述第一区域内的位于所述体区下面的半导体材料的第二区域，所述第二区域从所述栅极沟槽延伸到所述漏极进入沟槽且与所述栅极沟槽和所述漏极进入沟槽自对准，并且所述第二区域为所述第一导电型且具有比所述第一区域高的掺杂剂浓度。2.如权利要求1所述的半导体器件，其中，所述栅电极由选自铝、铝合金、难熔金属、掺杂多晶硅、硅化物以及多晶硅和难熔金属的结合的导电材料形成。3.如权利要求1所述的半导体器件，还包括半导体衬底，其中所述第一区域是淀积在所述半导体衬底上的外延层。4.如权利要求3所述的半导体器件，其中所述半导体衬底被掺杂为所述第一导电型。5.如权利要求1所述的半导体器件，其中，所述第一区域为半导体衬底。6.如权利要求1所述的半导体器件，其中，所述栅极沟槽当从上面看时具有八边形网孔形状。7.如权利要求1所述的半导体器件，其中，所述漏极进入沟槽的宽度比所述栅极沟槽大。8.如权利要求1所述的半导体器件，其中，所述漏极进入沟槽的宽度等于或小于所述栅极沟槽。9.如权利要求1所述的半导体器件，其中，所述漏极进入区包含掺杂多晶硅。10.如权利要求1所述的半导体器件，其中，所述漏极进入区包含金属。11.如权利要求10所述的半导体器件，其中，所述金属选自铝、难熔金属及其合金或硅化物。12.如权利要求1所述的半导体器件，其中，所述漏极进入区同时包含掺杂多晶硅和金属。13.如权利要求1所述的半导体器件，还包括与所述漏极进入沟槽的侧壁相邻的氧化物层。14.一种制造半导体器件的方法，包括(a)提供第一导电型半导体材料的第一区域；(b)在所述第一区域内蚀刻出栅极沟槽和漏极进入沟槽；(c)在所述第一区域内形成第二半导体区域，所述第二区域为所述第一导电型且具有比所述第一半导体区域高的掺杂剂浓度，并且所述第二区域从所述栅极沟槽延伸到所述漏极进入沟槽并且与所述栅极沟槽和所述漏极进入沟槽自对准；(e)在所述栅极沟槽内形成栅极介电材料层；(f)在所述栅极沟槽...

【专利技术属性】
技术研发人员：理查德A布朗夏尔，
申请(专利权)人：通用半导体公司，
类型：发明
国别省市：US[美国]