宽能带隙半导体的常关集成ＪＦＥＴ功率开关及其制造方法技术

描述了一种包括常关ＶＪＦＥＴ集成功率开关的宽能带隙半导体器件。该功率开关可以单片或混合地实现，而且可以与在单芯片或多芯片宽能带隙功率半导体模块中建立的控制电路集成。该器件可用于高功率、能耐受温度和抵抗辐射的电子设备部件中。还描述了制造该器件的方法。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术总的涉及场效应晶体管(FET)，具体地说，涉及这种用宽能 带隙半导体材料中形成的晶体管。此外，本专利技术还涉及包括低压控制电 路的单片和混合集成电路以及利用上述晶体管建立的功率开关。
技术介绍
宽能带隙半导体材料(E(^2eV)如碳化硅(SiC)或第III族氮化物化合 物半导体(例如氮化镓GaN)对于用在高功率、高温度和/或抗辐射电子设 备中是非常有吸引力的。功率晶体管和控制电路在单芯片或多芯片宽能 带隙功率半导体模块中的单片或混合式集成对这种应用是高度期望的， 以便可以提高该系统的效率和可靠性。SiC智能功率技术近年来成为讨论的话题，但是科学上的调查有 限。所提出的解决方案在功率开关和控制电路的操作方面都遭到置疑。由于材料特性和处理技术的本质区别，传统的Si或GaAs集成电路 (IC)技术如互^^r属-氧化物-半导体(CMOS)或直接耦合FET逻辑电 路(DCFL)在大多数情况下不能容易地转用于宽能带隙半导体工业。在 过去十来年中已经报告了对制造SiC NMOS和CMOS数字和模拟IC 的若干尝试(例如[l，[2)。SiC中的单片CMOS集成器件和制造该集成 器件的方法在美国专利6344663中公开，[3]。此外，SiC横向DMOS 场效应晶体管(LDMOSFET)的最新a(例如[4—[5)理论上使得能够在 智能功率电子设备中使用基于MOSFET的控制电路和功率开关的单片 集成。但是，多种问题限制了基于MOSFET的SiC集成电路在需要高 温和/或能耐受辐射的应用中的使用。第一个这样问题是由于SiC至 Si02的导带偏移远比的硅的导带偏移小而导致的开(on)状态绝缘体可靠 性[6、[7。这个问题在高温和过度辐射环境中变得更为明显。其它问题 包括由于SiC/Si02界面上的高界面状态密度和绝缘体中的高固定电荷 密度而导致的低反向沟道迁移率；以及由于界面状态的离子化而导致阈 值电压随着温度而明显漂移。用在SiC智能功率电子设备中的另一种候选晶体管，SiC双极结型 晶体管(BJT)，也遭遇了与界面相关的问题，如在发射极和基极之间的 表面上的高复合速度导致低电流增益和高控制损耗。用在SiC智能功率电子设备中的另一种候选晶体管是金属半导体场 效应晶体管(MESFET)。尽管SiC MESFET单片微波集成电路(MMICS) 在过去十来年受到了广泛注意(例如问)，但是几乎没有公布对建立SiC MESFET逻辑电路和模拟电路的尝试(例如[7)。MOSFET和MESFET方案的替换方案是使用以互补形式(如美国 专利6503782 [8中公开的n型和p型沟道)或者增强^(n型沟道)形式 来实施的基于横向JFET的集成电路。已经证明SiC JFET能耐受辐 射，同时表明阈值电压随着温度的漂移很不明显，近年来已经发表了在 开发高温常开功率垂直结型场效应晶体管(VJFET)过程中令人鼓舞的结 果(例如9)。但是，尽管有着优异的电流传导性和电压阻断性能，这些 晶体管的主要缺陷是它们是常开，，器件。在系统级别上，这通常要求额 外的(负)供电电压和短路保护。近来已经才艮告了建立常关(off) SiC高压VJFET开关的若干尝试。 典型地，这些器件包括横向和垂直沟道区(例如[10H12)。但是这些器件 表现出在器件阻断性能和导通电阻率(specific on-resistance)之间剧烈的矛盾。例如，具有75nm、 7xlOcnT3 n型漂移区的VJFET能够在零栅 极-源极电压下阻断超过5.5kV。同时，该器件表现出超过200mO^m3 的导通电阻率(R，。n)。通过对其厚度和掺杂的估计，其漂移层的本征电 阻稍大于60mO*cm3,该导通电阻的其^P分是由沟道区贡献的。为了降低SiC功率VJFET的导通电阻率，这些器件可以按照双极 模式通过施加高的正栅极-源极电压来驱动。例如，在施加5V的栅极 -源极偏压时，上面讨论的以及在[13中公开的器件表现出 66.7mf^ci^的Rsp_。n。但是这种方案可能由于高栅极电流而导致很大的 功率损耗。另一种方案是采用控制常开器件的特殊电路和方法使得该器件可以 以常关模式运行。在美国专利3767946 [15中公开了低压控制JFET和 高压JFET的级联连接，其中控制JFET的漏极与该高压器件的源极连 接，高压JFET的栅极与控制JFET的源极连接。在美国专利 4107725[16中也公开了单片式地实施这种级联连接的混合场效应晶体 管。在美国专利4663547[17中公开了类似的级联电路类型，其中低压 常关器件控制高压常开器件。最近，几个小组^L告了由上述配置的Si MOSFET控制的常开SiC VJFET(例如18)。该集成功率开关表现出优 异的电压阻断和电流传导性能，以及高的开关速度。但是，将硅 MOSFET用于控制常开SiC VJFET中的功率极大地限制了该级联的温 度范围和辐射耐受性。因此，总的来说还需要宽能带隙常关功率开关器 件，具体地说需要这种与宽能带隙半导体中建立的控制电路集成的功率 开关。
技术实现思路
按照第一实施例，提供了一种单片集成电路，包括 具有相反的第一和第二主表面的衬底；以及在衬底的第一主表面上分立的位置上的第一和第二结型场效应晶体 管，第一和第二结型场效应晶体管中的每一个都包括n型半导体材料的漏极层，其在衬底的第一主表面上，而且与该第 一主表面不同延(non-coextensive)，从而使衬底的围绕该漏极层的部分 暴露；n型半导体材料的漂移层，其在漏极层上，而且与漏极层不同延， 从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；在漂移层上分立的位置处的一个或多个凸起区域，每个凸起区域包 括漂移层上的n型半导体材料的沟道区以及沟道区上的n型半导体材料 的源极区，该源极区的半导体材料的电导率高于沟道区的半导体材料的 电导率；在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的栅极区，其与漂移层和沟道区的n型材料形成整流结；在栅极和源极区上以及在漏极层的暴露部分上的欧姆触点； 第一结型场效应晶体管的源极欧姆触点和第二结型场效应晶体管的栅极欧姆触点之间的第一电连接；以及第一结型场效应晶体管的漏极欧姆触点和第二结型场效应晶体管的源极欧姆触点之间的第二电连接。按照第二实施例，提供了一种单片集成电路，包括 具有相反的第一和第二主表面的衬底；以及 在该衬底的第一主表面上的p型半导体材料的緩冲层； 在緩冲层上相互间隔开的均为n型半导体材料的分立的第一和第二沟道区，第二沟道区包括上部和在緩沖层上的基部，该基部横向延伸超过上部从而形成肩部(shoulder);在緩沖层上邻近第一沟道区且与第一沟道区接触的n型半导体材料的源极区；在緩冲层上第一沟道区和第二沟道区之间并且与第一沟道区和第二 沟道区都接触的n型半导体材料的源^l/漏极区，源极/漏极区的部分与 第二沟道区的肩部部分重叠；漏极区，其在第二沟道区的肩部上，使得该漏极区与緩沖层不直接 接触；在第一沟道区上并与第一沟道区形成整流结的p型半导体材料的第一栅极区；在第二沟道区的顶部的上表面上并且与该第二沟道区形成整流结的 P型半导体材料的第二栅极区；以及在源极区、第一和第二栅极区、源^l/漏极区以及漏极区上的欧本文档来自技高网...

【技术保护点】
一种单片集成电路，包括：具有相反的第一和第二主表面的衬底；以及在衬底的第一主表面上分立的位置上的第一和第二结型场效应晶体管，第一和第二结型场效应晶体管中的每一个都包括：ｎ型半导体材料的漏极层，其在衬底的第一主表面上，而且与该第一主表面不同延，从而使衬底的围绕该漏极层的部分暴露；ｎ型半导体材料的漂移层，其在漏极层上，而且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；在漂移层上分立的位置处的一个或多个凸起区域，每个凸起区域包括漂移层上的ｎ型半导体材料的沟道区以及沟道区上的ｎ型半导体材料的源极区，该源极区的半导体材料的电导率高于沟道区的半导体材料的电导率；在漂移层上邻近所述一个或多个凸起区域的ｐ型半导体材料的栅极区，其与漂移层和沟道区的ｎ型材料形成整流结；在栅极和源极区上以及在漏极层的暴露部分上的欧姆触点；第一结型场效应晶体管的源极欧姆触点和第二结型场效应晶体管的栅极欧姆触点之间的第一电连接；以及第一结型场效应晶体管的漏极欧姆触点和第二结型场效应晶体管的源极欧姆触点之间的第二电连接。

【技术特征摘要】
【国外来华专利技术】US 2004-12-1 11/000,2221. 一种单片集成电路，包括 具有相反的第一和第二主表面的衬底；以及 在衬底的第一主表面上分立的位置上的第一和第二结型场效应晶体管，第一和第二结型场效应晶体管中的每一个都包括n型半导体材料的漏极层，其在衬底的第一主表面上，而且与该第 一主表面不同延，从而使衬底的围绕该漏极层的部分暴露；n型半导体材料的漂移层，其在漏极层上，而且与漏极层不同延， 从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；在漂移层上分立的位置处的一个或多个凸起区域，每个凸起区域包 括漂移层上的n型半导体材料的沟道区以及沟道区上的n型半导体材料 的源极区，该源极区的半导体材料的电导率高于沟道区的半导体材料的 电导率；在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的^fr极 区，其与漂移层和沟道区的n型材料形成整流结；在栅极和源极区上以及在漏极层的暴露部分上的欧姆触点；第一结型场效应晶体管的源极欧姆触点和第二结型场效应晶体管的 栅极欧姆触点之间的第一电连接；以及第一结型场效应晶体管的漏极欧姆触点和第二结型场效应晶体管的 源极欧姆触点之间的第二电连接。2. 根据权利要求1的集成电路，其中所述漏极层、漂移层、栅极 区、沟道区和源极区中每一个的半导体材料都具有至少为2eV的EG。3. 根据权利要求2的集成电路，其中所述漏极层、漂移层、栅极 区、沟道区和源极区中每一个的半导体材料都是SiC或第III族氮化物 化合物半导体材料。4. 根据权利要求l的集成电路，其中所述漏极层的厚度为0.2到 5nm;漂移层的厚度为0.5到10nm;沟道区的厚度为0.2到1.5|im;源 极区的厚度为0.2到1.5nm;栅极区的厚度为O.lnm或更大。5. 根据权利要求1的集成电路，其中所述漏极层的掺杂剂浓度 >5xl018cnT3;漂移层的掺杂剂浓度为5xl0至5xl017cm-3;沟道区的掺 杂剂浓度为5xl0至5xl017cnT3;源极区的掺杂剂浓度>5乂1018 11-3;栅 极区的掺杂剂浓度^xlOcnT3。6. 根据权利要求l的集成电路，其中所述村底是半绝,底。7. 根据权利要求1的集成电路，其中所述第二场效应晶体管还包 括肖特基结，所述肖特基结包括在漂移层上邻近栅极区并与该栅极区电 连通的n型半导体材料的肖特基沟道区以及在肖特基沟道区上且与肖特 基沟道区形成金属半导体整流结的金属层，该集成电路还包括肖特基金 属触点和第 一 电连接之间的第三电连接。8. 根据权利要求1的集成电路，其中所述肖特基沟道区的厚度为 0.2到1.5|nm，掺杂剂浓度为5xl0至5xlOcnT3。9. 一种单片集成电路，包括 具有相反的第一和第二主表面的衬底；以及 在该衬底的第一主表面上的p型半导体材料的緩冲层； 在緩沖层上相互间隔开的均为n型半导体材料的分立的第一和第二沟道区，第二沟道区包括上部和在緩沖层上的基部，该基部横向延伸超 过上部从而形成肩部；在緩冲层上邻近第一沟道区且与第一沟道区电连通的n型半导体材 料的源极区；在緩冲层上第一沟道区和第二沟道区之间并且与第一沟道区和第二 沟道区都电连通的n型半导体材料的源;t2L/漏极区，源^l/漏极区的部分 与第二沟道区的肩部部分重叠；漏极区，其在笫二沟道区的肩部上，使得该漏极区与緩沖层不直接 接触；在第一沟道区上并与第一沟道区形成整流结的p型半导体材料的第 一栅极区；在第二沟道区的顶部的上表面上并且与该第二沟道区形成整流结的p型半导体材料的第二栅极区；以及在源极区、第一和第二栅极区、源^l/漏极区以及漏极区上的欧姆触10. 根据权利要求9的集成电路，其中所述緩冲层的厚度为至少 0.1|nm;第一和第二沟道区中每一个的厚度为0.2到1.5|im;源极、源极 /漏极和漏极区中每一个的厚度为至少O.lnm;第一和第二栅极区中每一 个的厚度为0.2到1.5nm或更大。11. 根据权利要求9的集成电路，其中所述緩冲层的掺杂剂浓度 为lxl0至ixio17cnr3;第一和第二沟道区中每一个的掺杂剂浓度为 5xl015至2xlOcm,源极、源^L/漏极和漏极区中每一个的摻杂剂浓度 >5xl018cnT3;第一和第二栅极区中每一个的掺杂剂浓度^xlOcnT3。12. 根据权利要求9的集成电路，其中所述衬底是半绝^底.13. 根据权利要求9的集成电路，其中所述第二沟道区的厚度大于 笫一沟道区的厚度。14. 根据权利要求9的集成电路，还包括所述第二栅极触点和源^1/ 漏极触点之间的电连接。15. 根据权利要求9的集成电路，还包括所述第二栅极区和源极区 之间的电连接。16. 根据权利要求9的集成电路，其中所述漏极区与所述第二栅极 区横向间隔开，从而在第二沟道区的顶部形成横向漂移区。17. 根据权利要求9的集成电路，其中所述緩沖层、漏极区、源^1/ 漏极区、漂移层、第一和第二栅极区、第一和第二沟道区和源极区中每 一个的半导体材料都具有至少为2eV的EG。18. 根据权利要求17的集成电路，其中所述緩冲层、漏极区、源 ^L/漏极区、漂移层、第一和第二栅极区、第一和第二沟道区和源极区中 每一个的半导体材料都是SiC或第III族氮化物化合物半导体材料。19. 一种集成电路，包括 第一垂直沟道JFET，包括 具有相反的第 一和第二表面的衬底； 在该衬底的第一表面上的n型半导体材料的漏极层；n型半导体材料的漂移层，其在漏极层上，且与漏极层不同延，从而使漏极层的部分暴露，该漂移层的电导率低于漏极层的电导率；一个或多个凸起区域，包括漂移层上的n型半导体材料的沟道区以及沟道区上的n型半导体材料的源极区，该源极区的材料的电导率高于沟道区的材料的电导率；在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的栅极区，其与漂移层和沟道区形成整流结；在槺极和源极区上以及在漏极层的暴露部分上的欧姆触点； 与第一垂直沟道JFET分立的第二垂直沟道JFET，包括 具有相反的第一和第二主表面的n型半导体材料的衬底； 在该衬底的第一主表面上的n型半导体材料的漏极层； 在漏极层上的n型半导体材料的漂移层，该漂移层的电导率低于漏 极层的电导率；一个或多个凸起区域，包括漂移层上的n型半导体材料的沟道区以 及沟道区上的n型半导体材料的源极区，该源极区的材料的电导率高于 沟道区的材料的电导率；在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的^^极 区，其与漂移层和沟道区形成整流结；以及在栅极和源极区上以;M^衬底的第二主表面上的欧姆触点；第一垂直沟道JFET的漏极欧姆触点与笫二垂直沟道JFET的源极 欧姆触点之间的第一电连接；以及第一垂直沟道JFET的源极欧姆触点与第二垂直沟道JFET的栅极 欧姆触点之间的第二电连接。20. 根据权利要求19的集成电路，其中对于第一垂直沟道JFET: 所述漏极层的厚度为0.2到5nm;漂移层的厚度为0.5到lOjun;沟道区 的厚度为0.2到1.5nm;源极区的厚度为0.2到1.5nm;栅极区的厚度为 0.1阿或更大。21. 根据权利要求19的集成电路，其中对于第一垂直沟道JFET: 所述漏极层的掺杂剂浓度^xl0180！1^漂移层的掺杂剂浓度为5xl0至 5xl017cm-3;沟道区的掺杂剂浓度为5xl0至5xl017cnT3;源极区的掺 杂剂浓度^xl018011^栅极区的掺杂剂浓度XxlOcnT3。22. 根据权利要求19的集成电路，其中对于第一垂直沟道JFET， 所述衬底是半绝,底。23. 根据权利要求19的集成电路，其中对于第二垂直沟道JFET: 所述漏极层的厚度为0.5到l|im;漂移层的厚度为5到350pm;沟道区 的厚度为0.2到1.5nm;源极区的厚度为0.2到1.5nm;栅极区的厚度为 0.1pm或更大。24. 根据权利要求19的集成电路，其中对于第二垂直沟道JFET: 所述漏极层的掺杂剂浓度^xl018011^漂移层的掺杂剂浓度为2xl0至 2xl016cm-3;沟道区的掺杂剂浓度为5xl015至5xl017cnr3;源极区的掺 杂剂浓度>5乂1018 11-3;栅极区的掺杂剂浓度^xlOcnT3。25. 根据权利要求19的集成电路，其中对于第二垂直沟道JFET， 所述衬底是掺杂剂浓度^xlOcnT3的n型衬底。26. 根据权利要求19的集成电路，其中所述第二垂直沟道JFET 还包括肖特基结，所述肖特基结包括在漂移层上邻近栅极区并与该栅极 区电连通的n型半导体材料的肖特基沟道区以及在肖特基沟道区上且与 肖特基沟道区形成金属半导体整流结的金属层，该集成电路还包括肖特 基金属触点和第 一 电连接之间的第三电连接。27. 根据权利要求19的集成电路，其中所述肖特基沟道区的厚度 为0.2到1.5nm，掺杂剂浓度为5xl0至5xl017cm-3。28. 根据权利要求19的集成电路，其中对于第一和第二垂直沟道 JFET中每一个，所述漏极层、漂移层、沟道区、源极区和栅极区中每 一个的半导体材料都具有至少为2eV的EG。29. 根据权利要求28的集成电路，其中对于第一和第二垂直沟道 JFET中每一个，所述漏极层、漂移层、沟道区、源极区和栅极区中每 一个的半导体材料都是SiC或第III族氮化物化合物半导体材料。30. —种集成电路，包括 分立的横向沟道JFET，包括 具有相反的第 一和第二主表面的衬底； 在该衬底的第一主表面上的p型半导体材料的緩沖层； 在緩冲层上相互间隔开的均为n型半导体材料的分立的源极和漏极区；在緩沖层上源极和漏极区之间并与源极和漏极中每一个都电连通的n型半导体材料的沟道区；在沟道区上并与该沟道区形成整流结的p型半导体材料的栅极区； 源极、栅极和漏极区上的欧姆触点； 分立的垂直沟道JFET，包括具有相反的第一和第二主表面的n型半导体材料的衬底； 在该衬底的第一主表面上的n型半导体材料的漏极层； 在漏极层上的n型半导体材料的漂移层，该漂移层的电导率低于漏 极层的电导率；一个或多个凸起区域，每个凸起区域包括漂移层上的n型半导体材 料的沟道区以及沟道区上的n型半导体材料的源极区，该源极区的材料 的电导率高于沟道区的材料的电导率；在漂移层上邻近所述一个或多个凸起区域的p型半导体材料的栅极 区，其与漂移层和沟道区形成整流结；以及在栅极和源极区上以及在衬底的第二主表面上的欧姆触点； 横向沟道JFET的漏极欧姆触点与垂直沟道JFET的源极欧姆触点之间的第一电连接；以及横向沟道JFET的源极欧姆触点与垂直沟道JFET的栅极欧姆触点之间的第二电连接。31.根据权利要求30的集成电路，其中对于所述横向沟道JFET: 所述緩沖层的厚度为至少O.lpm;沟道区的厚度为0.2到1.5nm;源极 和漏极区中每一个的厚度为至少O.limi;栅极区的厚度为0.2到1.5nm 或更大。32. 根据权利要求30的集成电路，其中对于所述横向沟道JFET: 所述緩冲层的掺杂剂浓度为1015至lxl017cm_3;沟道区的掺杂剂浓度 为5x10至2xl017cnT3;源极和漏极区中每一个的掺杂剂浓度 >5xl018cnT3;栅极区的掺杂剂浓度^xlOcnT3。33. 根据权利要求30的集成电路，其中对于所述横向沟道JFET， 所述衬底是半绝,底。34. 根据权利要求30的集成电路，其中对于所述垂直沟道JFET: 所述漏极层的厚度为0.5到lnm;漂移层的厚度为5到350nm;沟道区 的厚度为0.2到1.5|im;源极区的厚度为0.2到1.5pm;栅极区的厚度为 O.l(im或更大。35. 根据权利要求30的集成电路，其中对于所述垂直沟道JFET: 所述漏极层的掺杂剂浓度^xl018011^漂移层的掺杂剂浓度为2xl0至 2xl016cnT3;沟道区的掺杂剂浓度为5xl015至5xl017cnT3;源极区的掺 杂剂浓度>5乂1018 11-3;栅极区的掺杂剂浓度^xlOcnT3。36. 根据权利要求30的集成电路，其中对于所述垂直沟道JFET, 所述衬底是掺杂剂浓度^xlOcnT3的n型衬底。37. 根据权利要求30的集成电路，其中对于横向沟道JFET，所述 緩冲层、漏极区、源极区、栅极区和沟道区中每一个的半导体材料都具 有至少为2eV的Ec。38. 根据权利要求37的集成电路，其中对于横向沟道JFET，所述 緩冲层、漏极区、源极区、栅极区和沟道区中每一个的半导体材料都是 SiC或第III族氮化物化合物半导体材料。39. 根据权利要求30的集成电路，其中对于垂直沟道JFET，所述 漏极层、漂移层、沟道区、源极区和栅极区中每一个的半导体材料都具 有至少为2eV的Ec。40. 根据权利要求39的集成电路，其中对于垂直沟道JFET，所述 漏极层、漂移层、沟道区、源极区和栅极区中每一个的半导体材料都是 SiC或第III族氮化物化合物半导体材料。41. 一种单片式横向沟道结型场效应晶...

【专利技术属性】
技术研发人员：伊格尔桑金，约瑟夫N梅里特，
申请(专利权)人：半南实验室公司，
类型：发明
国别省市：US[]