高开关比的自对准双栅小带隙半导体晶体管及制备方法技术

本发明专利技术公开了一种高开关比的自对准双栅小带隙半导体晶体管及制备方法。该结构利用将漏端偏压反馈到辅栅，从而在漏端附近形成一个被钳位的方形势垒，使得大偏压下工作时能很好的抑制漏端少子反向隧穿，故能在保持无掺杂小带隙半导体顶栅器件高性能的同时增大开关比，并显著抑制双极性。同时，本发明专利技术结合两步自对准工艺可将器件尺寸缩减，适合超大规模集成。

【技术实现步骤摘要】

本专利技术属于以小带隙半导体为主体半导体材料的CMOS(Complementary Metal Oxide Semiconductor)集成电路以及显示驱动电路中场效应晶体管逻辑器件领域，具体涉及一种具有高开关比的自对准双栅无掺杂小带隙半导体晶体管结构及其制备方法。
技术介绍
小带隙半导体材料具有超高的迁移率使其在高速集成电路领域内有很大的潜力，特别是锑化铟、砷化铟等二元化合物半导体广泛应用在高速射频电路,以及碳纳米管，石墨烯纳米带等新型纳米材料的自身柔性且高透光性的特点使其在柔性电子学以及显示驱动电路方面有着独特的优势。由于小带隙半导体材料的器件通常具有较小的开关比，并且对于常规的无掺杂(No-doping)顶栅小带隙半导体器件，在外加大偏压工作时，由于漏端存在一个较低且极薄的肖特基势垒，使得从漏端发出的少子反向隧穿电流大大增加，所以使得器件大偏压下的关态电流增加，并且双极性非常明显。这些影响造成小带隙半导体集成电路的静态功耗较大，并且容易发生逻辑错误。如何提高小带隙半本文档来自技高网...

【技术保护点】
一种具有高开关比的自对准双栅小带隙半导体晶体管，包括：绝缘衬底、小带隙半导体层、栅介质层、主栅结构、源电极、漏‑辅栅复合电极；所述小带隙半导体层位于绝缘衬底之上；所述栅介质层位于小带隙半导体层之上；所述主栅结构位于栅介质层之上且位于源电极和漏‑辅栅复合电极之间，所述主栅结构包括主栅电极、顶部绝缘层和侧墙，顶部绝缘层位于主栅电极正上方，侧墙位于主栅电极和顶部绝缘层的两侧；所述源电极和漏‑辅栅复合电极分别位于小带隙半导体层两端之上，在源电极与小带隙半导体层之间和漏‑辅栅复合电极与小带隙半导体层之间分别具有浸润界面层，所述的漏‑辅栅复合电极中的辅栅电极位于侧墙外且位于栅介质层之上，所述辅栅电极与漏电...

【技术特征摘要】
1.一种具有高开关比的自对准双栅小带隙半导体晶体管，包括：绝缘衬底、小
带隙半导体层、栅介质层、主栅结构、源电极、漏-辅栅复合电极；所述小带隙
半导体层位于绝缘衬底之上；所述栅介质层位于小带隙半导体层之上；所述主栅
结构位于栅介质层之上且位于源电极和漏-辅栅复合电极之间，所述主栅结构包
括主栅电极、顶部绝缘层和侧墙，顶部绝缘层位于主栅电极正上方，侧墙位于主
栅电极和顶部绝缘层的两侧；所述源电极和漏-辅栅复合电极分别位于小带隙半
导体层两端之上，在源电极与小带隙半导体层之间和漏-辅栅复合电极与小带隙
半导体层之间分别具有浸润界面层，所述的漏-辅栅复合电极中的辅栅电极位于
侧墙外且位于栅介质层之上，所述辅栅电极与漏电极在物理上和电学上均相连
接。
2.如权利要求1所述的具有高开关比的自对准双栅小带隙半导体晶体管，其特
征在于，所述的绝缘衬底的材料包括氧化硅，石英，玻璃，氧化铝以及PET，PEN，
聚酰亚胺。
3.如权利要求1所述的具有高开关比的自对准双栅小带隙半导体晶体管，其特
征在于，所述的小带隙半导体层的典型带隙小于1eV，包括半导体型碳纳米管薄
膜，石墨烯纳米带，二硫化钼，二硫化钨，黑磷；以及锗，砷化铟，锑化铟，硫
化铅，硒化铅，碲化铅，以及彼此任两者组合的复合层。
4.如权利要求1所述的具有高开关比的自对准双栅小带隙半导体晶体管，其特
征在于，所述的栅介质层的材料为氧化硅，氧化铪，氧化锆，氧化钇，氧化钽，
氧化镧，氧化镧铝，氮化硅，环氧树脂或PMMA。
5.如权利要求1所述的具有高开关比的自对准双栅小带隙半导体晶体管，其特
征在于，所述的主栅电极、源电极和...

【专利技术属性】
技术研发人员：邱晨光，张志勇，彭练矛，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京;11