半导体器件制造技术

本实用新型专利技术提供一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的晶体管单元，所述晶体管单元包括栅电极，并且所述栅电极包括金属硅化物，其中所述栅电极具有比所述单元的节距的1/2小的宽度。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【专利摘要】本技术提供一种半导体器件，其包括：补偿区，其包括p区和n区；位于所述补偿区上的晶体管单元，所述晶体管单元包括栅电极，并且所述栅电极包括金属硅化物，其中所述栅电极具有比所述单元的节距的1/2小的宽度。【专利说明】半导体器件
本技术涉及一种半导体器件，尤其涉及一种超结器件。
技术介绍
为了快速开关超结晶体管，期望的是具有低的栅极电荷。这将减少开关损耗，驱动损耗并且能够有助于驱动概念。例如，在驱动器之后用来给开关晶体管的栅极提供高峰值电流的升压器可以被省略。因此，可以节约开发成本，板的空间，冷却努力和额外的器件。 另一方面，超结晶体管的减小的棚极电荷减少所述晶体管开启和关断的延时。由于延时时间减少了控制回路中的相位裕量，具有较低延时的超结晶体管改善控制回路的稳定性。 很明显，小的栅极电荷对于超结晶体管是有益的。 超结晶体管的栅极电荷由栅源电容和栅漏电容主宰。因此，可以通过分别减小源极与栅极以及栅极与漏极之间的重叠区域来减小栅极电荷。此目标可以通过最小化所述超结器件上的栅电极面积而实现。 减小的栅电极面积的主要缺点为栅电极的串联电阻由于其越小的横截面而升高。因此，超结晶体管的开关将变得不均匀。例如，与所述超结晶体管的栅极连接相邻的芯片区域的一部分已经对栅极电压的改变做出响应而与栅极连接(栅极焊盘)距离较远的芯片区域的部分仍然保持在它们以前的状态。这样延迟的并且非均匀的开关可能导致开关损耗变大，导致不稳定的开关甚至是导致振荡。 然而，通过增加电极的厚度，所述栅电极的横截面可能没有充分地增加，因为其在生产期间会在超结器件上导致增加的拓扑。这里，最大的电极厚度不能被超过以维持超结晶体管的可制造性。 需要这样一种结构，其能够通过同时提供栅电极的小的面积和小的内部栅极分布电阻器使得超结晶体管具有小的栅极电荷。
技术实现思路
本技术的目的在于解决以上问题中的一个或多个。 根据本技术的一个方面，提供一种半导体器件，其包括: 补偿区，其包括P区和η区； 位于所述补偿区上的晶体管单元，所述晶体管单元包括栅电极，并且所述栅电极包括金属娃化物， 其中所述栅电极具有比所述单元的节距的1/2小的宽度。 优选地，所述栅电极的宽度比所述单元的节距的1/3小。 优选地，所述单元可以被布置成条。 优选地，所述金属硅化物包括钛硅化物，钽硅化物，钴硅化物和/或钨硅化物。 优选地，所述栅电极进一步包括多晶硅。 优选地，所述多晶硅具有比所述栅电极的宽度小的宽度。 优选地，所述多晶硅具有与所述栅电极相同的宽度。 优选地，所述栅电极完全由金属硅化物形成。 优选地，所述栅电极具有平面结构。 优选地，所述栅电极至少部分地位于沟槽中。 优选地，所述栅电极进一步包括多晶硅。 优选地，多晶硅位于所述金属硅化物的下方。 优选地，所述多晶硅位于所述金属硅化物和所述沟槽的内表面之间。 优选地，所述半导体器件进一步包括衬底和位于所述衬底和所述补偿区之间的缓冲层。 优选地，所述缓冲层其下部的掺杂浓度大于其上部的掺杂浓度。 优选地，所述η区其下部的掺杂浓度大于其上部的掺杂浓度。 优选地，所述半导体器件是超结器件。 【专利附图】【附图说明】 包括以下附图来进一步理解实施例，所述附图被结合到说明书中并构成说明书的一部分。附图用于解释实施例且附图及其相应描述用于解释实施例的原理。将容易理解认识到其它的实施例及其意在的优点，因为通过参考以下详细描述它们将变得更好理解。附图中的元素彼此之间并非按比例绘制。相同的附图标记代表同样的部件。 图1A、1B、1C示出了超结晶体管的一部分的三个非限制性示例的示意性截面图。 图2示出了具有带有用于提高的栅电极导电率的金属硅化物的平面栅极结构的超结晶体管的一部分的不同示例的示意性截面图。 图3示出了具有带有用于提高的栅电极导电率的金属硅化物的沟槽栅极结构的超结晶体管的一部分的不同实施例的示意性截面图。 【具体实施方式】 在以下详细描述中，将参考附图，其构成说明书的一部分。说明书通过本技术得以实施的具体实施例来进行描述。因此，方向性术语，例如“顶部”，“底部”，“前”，“后”，“前面”，“后面”等参考所描述的附图的定向而使用。由于实施例的部件可以以许多不同的定向被定位，方向性术语仅用于示例性目的，而并非限制。应当理解的是在不脱离本技术的范围的情况下，可以使用其他实施例并可以进行结构或逻辑上的改变。因此，以下详细的描述并不以限制意义理解，该技术的范围由所附的权利要求限定。 应当理解的是这里所描述的各个示例性实施例的特征除非特别说明外均可彼此彡口口 ? 如说明书中所应用的，术语“耦合”和/或“电耦合”并非意指元件必须直接耦合在一起；“耦合”或“电耦合”的元件之间可以具有中间元件。 图1A、1B、1C示出了超结晶体管的三个非限制性示例的示意性截面图。示出了多种用于实现补偿区和可选缓冲区的可能性。这些示例并非限制性的，其可以以任何方式结合成不同的方案。为简单起见，仅一部分有源区，即，承载垂直负载电流的区域的截面被示出。而晶体管的其它部分，如边缘终止系统，划片区或者栅极连接并未在图1A、1B、1C中明确示出。所示出的器件具有半导体本体，其具有补偿区，所述补偿区包括P区(P列)130和η区(η列)134，其中所述补偿，即，在垂直方向上P列和η列之间的掺杂的差既可以是均匀的也可以是可变的。 所述补偿区被连接至MOS晶体管单元，MOS晶体管单元包括源极118，本体区138和控制栅极114。在所示出的示例中，所述栅极被构建成位于所述半导体本体顶部的平面栅电极。然而，所述栅极也能够在刻蚀进所述半导体本体中的沟槽中实现。 绝缘结构140，例如氧化物，将所述栅极114与所述本体区138，所述源极118，所述η区(η列)134以及金属化层110电隔离。并且所述绝缘结构140的一部分可用作栅极绝缘层。 所述晶体管的漏极128连接至高掺杂的衬底124。可选缓冲层126可以位于所述衬底和所述补偿区之间。所述缓冲层具有与所述衬底相同的导电类型，但具有比衬底较低浓度的掺杂。在垂直方向上所述缓冲层的掺杂可以是变化的。例如，图1B的截面示出所述缓冲层中逐步变化的掺杂水平。例如，所述缓冲层可以包括多个子层，如第一子层(缓冲层I)和第二子层(缓冲层2)，并且所述第二子层的掺杂可以高于所述第一子层的掺杂。又例如，图1C的截面示出所述η区(η列)134的掺杂沿着自所述绝缘结构140至所述缓冲层126的方向逐步增加和/或逐渐增加。根据一实施例(图1A、1B、1C中未示出)，η区(η列)的掺杂和/或P区(P列)的掺杂可以沿着自所述绝缘结构140至所述缓冲层126的方向具有一个或多个局部掺杂最大量及一个或多个局部掺杂最小量。 源极接触通过所述金属化层110电连接，所述金属化层在芯片的顶面构建公共源极焊盘。各个单元栅极114通过多晶硅而被连接以在顶面构建与金属化部的栅极接触。并且因此，具有相同或不同的金属化部的两个电极(一个用于源极，另一个用于栅极)被设置在器件顶面并且通过例如，硅氧化物或硅氮化物钝化层或者二者彼此隔离。所述漏极接触构建在所述本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于包括：补偿区，其包括p区和n区；位于所述补偿区上的晶体管单元，所述晶体管单元包括栅电极，并且所述栅电极包括金属硅化物，其中所述栅电极具有比所述单元的节距的1/2小的宽度。

【技术特征摘要】

【专利技术属性】
技术研发人员：A毛德，U瓦尔，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：新型
国别省市：奥地利;AT