本发明专利技术描述了半导体器件和制造器件的方法，涉及具有埋栅的垂直沟道结型场效应晶体管(VJFET)以及制造这些器件的方法。器件可以在SiC中实现并且可以包括外延生长n型漂移层和p型开槽栅区、以及位于开槽p型栅区顶上的外延再生长n型平整沟道区。源区可以被外延再生长于沟道区顶上或选择性注入到沟道区中。然后可以形成对源区、栅区和漏区的欧姆接触。器件可以包括边缘终端结构诸如保护环、结终端扩展(JTE)、或其它合适的p-n阻断结构。器件可以被制造为具有不同的阈值电压，并且对于相同的沟道掺杂可以被实现为耗尽型和增强型工作模式。器件可被用于分立功率晶体管以及用在数字、模拟、和单片微波集成电路中。
Vertical channel junction type field effect transistor with buried gate and method for manufacturing the same
The present invention describes a semiconductor device and a method of manufacturing a device, relating to a vertical channel junction field effect transistor (VJFET) having a buried gate and a method of manufacturing such devices. The device can be implemented in SiC and may include epitaxial growth, N type drift layers, and P type slotted gate regions, as well as epitaxial regrowth of long, N type smooth channel regions at the top of slotted P type gate regions. The source region may be epitaxially extended on the top of the channel region or selectively injected into the channel region. An ohmic contact to the source region, gate region, and drain region can then be formed. The device may include an edge termination structure, such as a guard ring, a junction termination extension (JTE), or other suitable p-n blocking structures. Devices can be fabricated with different threshold voltages, and for the same channel doping, both depletion mode and enhancement mode can be realized. The device can be used in discrete power transistors as well as in digital, analog, and monolithic microwave integrated circuits.
【技术实现步骤摘要】
本专利技术大体上涉及半导体器件，更确切地说，涉及具有埋栅的垂直沟道结型场效 应晶体管(VJFET)以及制造这些器件的方法。
技术介绍
碳化硅(SiC)，一种宽带隙半导体材料，对于在大功率、高温、和/或抗辐射电子仪 器中的使用是非常有吸引力的。SiC功率开关对于这些应用而言是合理选择，这是由于它们 与传统的硅对应物(counterpart)相比有出色的材料物理属性，诸如宽带隙、高击穿场强、 高饱和电子漂移速率和高热导率。除了上述优点之外，相比于传统硅功率器件，SiC功率器 件还可以以更低的特征导通电阻值工作。SiC中的JFET对于大功率应用尤其有吸引力，这要归功于它们p-n结栅极的固有 稳定性，这种稳定性不受MOS结构中沟道迁移率的栅氧化问题和拥有金属半导体肖特基势 垒的MESFET中的高温可靠性问题的困扰。因为在材料特性和工艺技术中的基本差异，所以JFET中的传统Si或GaAs微电子 技术不能被轻易地转用于SiC。在最近的十年中出现了关于SiC JFET的大量报告(例如， )。可以在第4，587，712号美国专利中找到采用凹栅结构的垂直沟道JFET的例子。 可以在第5，264, 713号美国专利中找到在SiC中形成的横向JFET的例子。在2000年 报导了用于数字IC的具有电阻性负载的增强型JFET。基于JFET的IC还可以被用如第 6，503，782号美国专利所公开的互补η型和ρ型沟道、或者增强-耗尽(η型沟道)形 式实现。SiC JFET已经证明是耐辐射的同时表现出在宽温度范围上的最小阈值电压偏移 ο低成本批量制造的大多数阻碍可以被追溯到门级工序(gate-levelprocess step)。另外，由于SiC的宽带隙，ρ型栅极接触(gate contact)可能难以在SiC中制造。 实际上，对P型SiC的低电阻率接触只被形成于重掺杂ρ型SiC。 VJFET (即，具有垂直沟道结构的JFET)可以被制造得比具有横向沟道结构的JFET 更小，这使得分立式晶体管的批量制造成本更低，并且还可以增加大规模集成电路中的封装密度(packing density)。为了在SiC VJFET中获得垂直沟道，离子注入经常被用于形 成P+型栅区。然而，通过离子注入可能难以精确地控制沟道长度，这是由于注入截 尾(implantation tail)、缺陷密度、热退火之后被注入离子的再分布、和掺杂剂原子的离 子化百分比以及在不同偏置和/或温度应力下的点缺陷的实际深度剖面(cbpth profile) 上的不确定性的组合所造成的。也采用了形成垂直沟道的替代方法。一种方法是如第6，767，783号美国专利中所 教导那样选择性外延生长P+型栅区。然而，仍需要允许在制造期间精确控制沟道长度的、改进了的、高产量、低成本的 VJFET的制造方法。
技术实现思路
根据第一实施方案，提供了一种半导体器件，包括衬底层，包括第一导电类型的半导体材料；衬底层上的漂移层，所述漂移层包括第一导电类型的半导体材料；漂移层上的栅区，其中所述栅区包括与第一导电类型不同的第二导电类型的半导 体材料；在漂移层上并覆盖着栅区的第一部分的第一导电类型的沟道层；以及沟道层上的第一导电类型的源层；其中，源层是通过在沟道层上外延生长而沉积的。器件的漂移层可以位于包括第一导电类型的半导体材料的缓冲层上，其中该缓冲 层在半导体衬底上。衬底层、漂移层、栅区和沟道层的半导体材料可以是碳化硅。第一导电 类型的半导体材料可以是η型半导体材料而第二导电类型的半导体材料可以是P型半导体 材料。根据第二实施方案，提供了一种制造半导体器件的方法，包括以下步骤选择性蚀刻穿过位于由与第二导电类型的不同的第一导电类型的半导体材料制 成的漂移层上的由第二导电类型的半导体材料制成的栅层，以暴露漂移层的材料，其中漂 移层位于半导体衬底上；将由第一导电类型的半导体材料制成的沟道层沉积在栅层和漂移层的暴露部分 上，以覆盖栅层；通过外延生长将由第一导电类型的半导体材料制成的源层沉积于沟道层上；选择性蚀刻穿过器件外围区域中的沟道层以暴露下方栅层的一部分，其中栅层的 未暴露部分保持被沟道层和源层所覆盖；在源层、沟道层和栅层的暴露表面上沉积电介质材料层；选择性蚀刻穿过在沟道层蚀刻期间所暴露的栅层部分上方的电介质层，以暴露下 方的栅层；以及选择性蚀刻穿过在栅层的未暴露部分上的源层上方的电介质层，以暴露下方的源层。可以通过外延生长将沟道层沉积于栅层和漂移层的暴露部分上。附图说明附图IA为2维示意图，其显示了具有外延再生长或选择性注入的源区和钝化保护 环(passivated guard ring)的多指条(multi-finger)垂直沟槽 JFET。附图IB为2维示意图，其显示了具有外延再生长或选择性注入的源区和掩埋保护 环(buried guard ring)的多指垂直沟槽JFET。附图2为示意图，其显示了可以被用在垂直沟槽JFET的制造中的、具有外延生长 的N+型缓冲层、N型漂移层、和P+型栅层的衬底。附图3为示意图，其显示了形成于N型漂移层顶上的被开槽的P+型栅和保护环区。附图4为示意图，其显示了附图3中所示结构的P+型栅和保护环区被用N型沟道 层填充沟槽和平整化。附图5A为示意图，其显示了在附图4中所示结构的N型沟道层顶上同质外延再生 长的N+型源区。附图5B为示意图，其显示了在附图4中所示结构的N型沟道层中选择性注入的N+ 型源区。附图6A为示意图，其显示了 N型沟道和源区被图案化和蚀刻以暴露具有外延再生 长N型源区的P+型栅极焊盘和保护环。附图6B为示意图，其显示了 N型沟道和源区被图案化和蚀刻以暴露具有选择性注 入N型源区的P+型栅极焊盘和保护环。附图6C为示意图，其显示了 N型沟道和源区被图案化和蚀刻以暴露具有掩埋保护 环和外延再生长N型源区的P+型栅极焊盘。 附图6D为示意图，其显示了 N型沟道和源区被图案化和蚀刻以暴露具有掩埋保护 环和选择性注入N型源区的P+型栅极焊盘。附图7A为示意图，其显示了在外延再生长源区以及被暴露的P+型栅极焊盘和保 护环区顶上，覆盖式地沉积于各处以用于电隔离和钝化的电介质层。附图7B为示意图，其显示了在选择性注入源区以及掩埋保护环区顶上，覆盖式地 沉积于各处以用于电隔离和钝化的电介质层。附图8A为示意图，其显示了电介质层被图案化和蚀刻以在栅区和外延再生长源 区顶上开出金属接触窗(metal contact window)。附图8B为示意图，其显示了电介质层被图案化和蚀刻以在栅区和选择性注入源 区顶上开出金属接触窗。附图9A为示意图，其显示了金属被沉积以形成到栅、漏、和外延再生长源区的导 电接触。附图9B为示意图，其显示了金属被沉积以形成到栅、漏、和选择性注入源区的导 电接触。附图IOA为扫描电子显微照片(SEM)，其显示了具有自平整外延再生长沟道和源 区的埋栅VJFET。附图IOB为放大的SEM图像，其显示了具有外延再生长自平整沟道和源区的埋栅 VJFET0附图IlA为曲线图，其显示了实验室制造(in-house fabrication)的0. 5mm2有源面积(active area)的具有同质外延生长漂移区、埋栅区、平整沟道区和源区的SiC中的 VJF本文档来自技高网...
【技术保护点】
１．一种半导体器件，包括：衬底层，包括第一导电类型的半导体材料；衬底层上的漂移层，所述漂移层包括第一导电类型的半导体材料；漂移层上的外延栅区，其中所述栅区包括与第一导电类型不同的第二导电类型的半导体材料；在漂移层上并覆盖着栅区的第一部分的第一导电类型的沟道层，使得栅区的第一部分掩埋在沟道层的下方；以及沟道层上的第一导电类型的源层。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：成林，M·S·马佐拉，
申请(专利权)人：半南实验室公司，密西西比州立大学，
类型：发明
国别省市：US
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