漏极延伸型PMOS晶体管及其制作方法技术

本发明专利技术提供半导体器件（１０２）和漏极延伸型ＰＭＯＳ晶体管（ＣＴ１ａ）以及其制作方法，其中在ｎ埋入层（１０８）与晶体管背栅极（１２６）之间形成ｐ型隔离区（１３０），以在不增加外延厚度的情况下增大击穿电压性能。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体而言涉及半导体器件和经改良的漏极延伸型PMOS晶体管以及其制 作方法。
技术介绍
功率半导体产品通常使用N或P沟道漏极延伸型金属氧化物半导体(DEMOS) 晶体管器件制作，以用于大功率切换应用。DEMOS器件有利地将短沟道工作与大电 流处理功能、相对低的漏极-源极导通电阻(Rdson)、以及能够耐受高闭锁电压而不会 遭受电压击穿故障的能力(高击穿电压额定值)相结合。通常将击穿电压测量作为当 栅极和源极短接在一起时的漏极-源极击穿电压(BVdss)，其中DEMOS器件设计通常 涉及到在击穿电压BVdss和Rdson之间进行折衷。参见图1A和1B，图1A中图解说明在集成电路或半导体器件2内的常规的漏极 延伸型PMOS控制晶体管CT1，其带有与栅极14、 16隔离开的p型漏极24，栅极14、 16具有侧壁间隔物20。图1B提供一个其中使用DEPMOS晶体管CT1的高电压应用 的示意图。如图1A中所示，在p型掺杂硅衬底4 (P+)中形成有晶体管CT1，下外 延硅4a (P型下外延)形成于衬底4的上方，其中p型上外延硅6 (上外延)形成于 下外延4a的上方，且n埋入层8 (NBL)延伸到下外延4a的上部分和上外延6的下 部分。n阱12形成于上外延6的上部分中，将p型漂移区6a保留在n阱12的外侧， 且形成各个场氧化层(FOX)隔离结构10以将晶体管CT1的各单独的不同端彼此隔 开且将其与集成电路器件2的其他组件隔开。p型源极(S) 22沿n阱12的沟道区28在n阱12内形成，且在图解说明的实例 中，n型背栅极(BG) 26与n阱12内的源极(S) 22隔开。在漂移区6a内形成有p 型漏极延伸型(D) 24，且其与沟道28的另一侧隔开。晶体管栅极结构(G)包括形 成于n阱12的沟道区28的上方的薄栅介质或栅氧化层14，薄栅介质或栅氧化层14 也部分地覆盖p型漂移区6a的一部分，其中导电栅极电极16形成于薄栅氧化层14 的上方且侧壁间隔物20沿所述栅极的横向侧形成。如图1B中图解说明，采用图1A中所示的常规DEPMOS CT1作为控制晶体管以 用于驱动桥式高侧驱动器DENMOS。图1B图解说明半导体器件2中的由DC电源电 压VCC供电的半H桥驱动器电路，其中图1A中所示的常规DEPMOS控制晶体管CT1 和DENMOS控制晶体管CT2 —起形成用于控制所述半桥电路中的高侧DENMOS驱动晶体管T2的栅极电压。所述电路包括两个负荷驱动n沟道功率器件，例如DENMOS 或LDMOS (横向扩散MOS)器件Tl和T2，所述器件Tl和T2的相应源极Sl和S2、 漏极D1和D2以及栅极G1和G2分别耦接，以驱动感性负载。晶体管T1和T2被分 别布置成一对低侧和高侧驱动器，而负载耦接在所述驱动器对的中间节点Nl与地之 间。电源电压VCC耦接到高侧驱动器T2的漏极D2，且其可为电池电源的正极端子， 其中地可为电池的负极端子，例如在汽车应用中。低侧驱动器T1和高侧驱动器T2串 联耦接在电源电压VCC和地之间，其中高侧驱动器晶体管T2的漏极D2耦接到VCC 且其源极S2在所述负载处耦接到中间节点Nl 。低侧晶体管Tl的漏极Dl耦接到节点 Nl且其源极Sl耦接到地。晶体管Tl和T2之间的中间节点Nl耦接到负载的第一端 子，且另一负载端子耦接到地，其中所述负载通常不是器件2的一部分。对低侧和高 侧晶体管栅极G1和G2进行控制，以便以交替方式驱动所述负载，其中图中将逆变器 CT1、 CT2 (包括图1A中所示的DEPMOS晶体管CT1)图解说明为驱动高侧栅极G2。 当高侧晶体管T2接通时，电流在第一方向上流经高侧晶体管T2和所述负载，且当低 侧晶体管T1接通时，电流在相反的第二方向上流经所述负载和低侧晶体管T1。在所图解说明的器件2中，DEPMOS控制晶体管CT1的源极S耦接到高电压VCC + VGS，其中VGS是接通高侧器件T2所需的栅极-源极电压，且VCC是电源电压。 在该配置中，上控制晶体管CT1必须经设计以当上控制晶体管CT1关闭且下控制晶体 管CT2接通时耐受高漏极-源极电压而不击穿。在该条件下，晶体管CT1的漏极D基 本上处于地电位，而源极S保持为VCC + VGS。在汽车应用或其中桥式驱动器电路用 于大功率数字音频设备或用于其他大功率电路的其他应用中，电源电压VCC可非常高 (例如65-80VDC)，其中驱动器器件Tl和T2需要耐受约VCC的漏极-源极电压而不 发生击穿。另外，DEPMOS控制晶体管CT1需要耐受甚至更髙的漏极-源极电压，因 为当下控制晶体管CT2接通时，上控制晶体管CT1的漏极D可能接近地电位。具体 而言，高侧驱动器晶体管T2的VGS可为5-15VDC，其中DEPMOS晶体管CT1两端 的关闭状态漏极-源极电压可为100V或更高。如图1A中所示，漏区24与沟道28和栅极14、 16 (例如漏极延伸型结构)隔开， 以在p型外延硅中在沟道28和漏极24之间提供漂移区6a。在运行中，漏极24和沟 道28的间距使电场扩展开，由此增大所述器件的击穿电压额外值(较高的BVdss)。 然而，漏极延伸增大漏极-源极电流路径的电阻(Rdson)，因此DEMOS器件设计通常 涉及高击穿电压BVdss和低Rdson之间的折衷。晶体管CT1的另一击穿电压限制与器件2内的外延硅6的厚度有关，其中衬底4 接地且晶体管源极、漏极和沟道(例如，包括n阱12和p型漂移区6a)形成于外延 硅6内。具体而言，当控制晶体管CT1接通时，漏极电压非常高，且需要将p型漏极 24和漂移区6a与接地的底层的p型衬底间隔开以防止漏极24和衬底4之间出现穿通 电流。相应地，在形成上外延硅层6之前通常形成多少有些重掺杂的n埋入层8，以将漂移区6a和漏极24与衬底4间隔开，且由此禁止接通态穿通电流，其中n埋入层 8通常通过n阱12连接到n型背栅极26，由此将n埋入层8连接到源极电压(VCC + VGS)。然而，在该高电压位置随后存在n埋入层可导致当漏极24接近地电位时发生 关断态击穿。因此，当n埋入层8工作以防止出现接通态穿通电流时，对于给定的外 延厚度和漂移区掺杂数量，n埋入层8限制DEPMOS晶体管CT1的关断态击穿电压 额定值。在晶体管CT1的关断状态下，漏极24基本上接地，且源极电压VCC + VGS 在漏极24的底部和n埋入层8之间及在漂移区6a的沟道侧和漏极24之间延伸的漂移 区6a部分上降低。如果在栅极16和p型漏极24之间的表面上发生击穿，则可增大漂 移区6a的横向延伸(例如，可增大漏极24与栅极16之间的横向间距以防止横向击穿)。 然而，p型漏极24的底部与n埋入层8之间的垂直间距更难以增大。 一个方法是增大 外延硅层6的厚度，其中较厚层6使较深的漂移区6a能够支持较高的电压而不遭到击 穿。然而，增大外延厚度在工艺复杂性、较大的间距要求和较大设计规则方面，尤其 在形成深扩散以连接到n埋入层8或器件2内的其他埋入层方面是昂贵的。相应地， 人们需要可用来达到增大的电压击穿耐受能力、而不增大外延硅厚度且不损失器件性 能的经改良的DEPMOS器件和制作方法。
技术实现思路
下文提供简要的概要，以达成对本专利技术的一个或多个方面的基本了本文档来自技高网...

【技术保护点】
一种漏极延伸型ＰＭＯＳ晶体管，其包括：栅极，其具有第一和第二横向侧，所述栅极覆盖半导体本体内的ｎ型沟道区；ｐ型源极，其形成于所述半导体本体内并具有第一和第二横向对置侧，所述源极的第一横向侧沿所述沟道区的第一横向侧定位，所述源 极接近所述栅极的所述第一横向侧；ｐ型漂移区，其在所述半导体本体内所述栅极的一部分的下方从所述沟道区的第二对置横向侧横向延伸到超出所述栅极的所述第二横向侧；ｐ型漏极，其形成于所述漂移区内，所述漏极与所述栅极的所述第二横向侧间隔 开；ｎ型背栅极，其形成于所述半导体本体内，所述背栅极与所述源极的所述第二横向侧间隔开或邻近所述源极的所述第二横向侧；ｎ埋入层，其形成于所述半导体本体内所述栅极和所述漏极的至少一部分下方；及ｐ型隔离区，其在所述半导体本 体内所述ｎ埋入层与所述背栅极之间延伸。

【技术特征摘要】
【国外来华专利技术】US 2004-12-15 11/012,4691、一种漏极延伸型PMOS晶体管，其包括栅极，其具有第一和第二横向侧，所述栅极覆盖半导体本体内的n型沟道区；p型源极，其形成于所述半导体本体内并具有第一和第二横向对置侧，所述源极的第一横向侧沿所述沟道区的第一横向侧定位，所述源极接近所述栅极的所述第一横向侧；p型漂移区，其在所述半导体本体内所述栅极的一部分的下方从所述沟道区的第二对置横向侧横向延伸到超出所述栅极的所述第二横向侧；p型漏极，其形成于所述漂移区内，所述漏极与所述栅极的所述第二横向侧间隔开；n型背栅极，其形成于所述半导体本体内，所述背栅极与所述源极的所述第二横向侧间隔开或邻近所述源极的所述第二横向侧；n埋入层，其形成于所述半导体本体内所述栅极和所述漏极的至少一部分下方；及p型隔离区，其在所述半导体本体内所述n埋入层与所述背栅极之间延伸。2、 如权利要求1所述的晶体管，其中所述n埋入层和所述背栅极由所述p型隔 离区彼此电隔离。3、 如权利要求l所述的晶体管，其进一步包括n阱，所述n阱形成所述n型沟 道区并在所述p型隔离区上方从所述沟道区的所述第二横向侧延伸超出所述背栅极， 其中所述背栅极和所述源极形成于所述n阱内。4、 如权利要求3所述的晶体管，其中所述n埋入层和所述背栅极由所述p型隔 离区彼此电隔离。5、 一种半导体器件，其包括-半导体本体；n埋入层，其形成于所述半导体本体内； 漏极延伸型PMOS...

【专利技术属性】
技术研发人员：萨米尔彭德哈卡，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：US[美国]