串联晶体管结构及其制造方法技术

本发明专利技术提供一种串联晶体管结构，包括：第一源极、第一沟道-漏极结构、第二沟道-漏极结构、栅极介电层、栅极、第一漏极焊盘和第二漏极焊盘。第一源极位于衬底上方。第一沟道-漏极结构位于第一源极上方并且包括第一源极上方的第一沟道和第一漏极。第二沟道-漏极结构位于第一源极上方，并且基本平行于第一沟道-漏极结构，并且包括第一源极上方的第二沟道和第二漏极。栅极介电层围绕第一沟道和第二沟道。栅极围绕栅极介电层。第一漏极焊盘位于第一漏极上方并与第一漏极接触。第二漏极焊盘位于第二漏极上方并与第二漏极接触，其中，第一漏极焊盘和第二漏极焊盘彼此分离。本发明专利技术还涉及串联晶体管结构及其制造方法。

【技术实现步骤摘要】

本专利技术涉及。
技术介绍
半导体器件根据其功能可分为I/O器件和核心器件，其中，I/O器件和核心器件通常包括水平晶体管。由于与核心器件相比，给I/o器件施加更高的电压，所以I/O器件的水平晶体管的栅极的长度和栅极介电层的厚度应该比核心器件的水平晶体管的栅极的长度和栅极介电层的厚度大很多，这导致I/o器件占用面积大且集成密度差。为了提高集成密度，可以在I/O器件和核心器件中应用具有相同栅极长度的垂直晶体管。然而，垂直晶体管的栅极长度和沟道长度比水平晶体管的栅极长度和沟道长度小很多，使得当施加高压时，会在I/o器件的垂直晶体管中发生漏致势皇降低现象(DIBL)和热载流子注入(HCI)现象，从而增加漏电流并且显著降低可靠性。因此，继续寻找在I/O器件的垂直晶体管中的改进。
技术实现思路
为了解决现有技术中的问题，根据本专利技术的一些实施例，提供了一种串联晶体管结构，包括:第一源极，位于衬底上方；第一沟道-漏极结构，位于所述第一源极上方，所述第一沟道-漏极结构包括第一沟道和位于所述第一沟道上方的第一漏极；第二沟道-漏极结构，位于所述第一源极上方并且基本平行于所述第一沟道-漏极结构，所述第二沟道-漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；栅极介电层，围绕所述第一沟道和所述第二沟道；栅极，围绕所述栅极介电层；第一漏极焊盘，位于所述第一漏极上方并与所述第一漏极接触；以及第二漏极焊盘，位于所述第二漏极上方并与所述第二漏极接触，其中，所述第一漏极焊盘和所述第二漏极焊盘彼此分离。根据本专利技术的另一些实施例，提供了一种串联晶体管结构，包括:第一源极，位于衬底上方；第二源极，位于所述衬底上方并且横向邻近所述第一源极；隔离部分，位于所述第一源极和所述第二源极之间以将所述第一源极与所述第二源极电隔离；第二沟道-漏极结构，位于所述第一源极上方，所述第二沟道-漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；第三沟道-漏极结构，位于所述第二源极上方并且基本平行于所述第二沟道-漏极结构，所述第三沟道-漏极结构包括第三沟道和位于所述第三沟道上方的第三漏极；栅极介电层，围绕所述第二沟道和所述第三沟道；栅极，围绕所述栅极介电层；以及第二漏极焊盘，位于所述第二漏极和所述第三漏极上方并与所述第二漏极和所述第三漏极接触。根据本专利技术的又一些实施例，提供了一种制造串联晶体管结构的方法，包括:形成在衬底上方凸出的串联源极-沟道-漏极结构，所述串联源极-沟道-漏极结构包括位于所述衬底上方的第一源极、位于所述第一源极上方的第一沟道-漏极结构以及位于所述第一源极上方的第二沟道-漏极结构，并且所述第一沟道-漏极结构和所述第二沟道-漏极结构基本彼此平行，或者所述串联源极-沟道-漏极结构包括所述第一源极、位于所述衬底上方并横向邻近所述第一源极的第二源极、位于所述第一源极和所述第二源极之间的隔离部分、位于所述第一源极上方的所述第二沟道-漏极结构以及位于所述第二源极上方的第三沟道-漏极结构，并且所述第二沟道-漏极结构和所述第三沟道-漏极结构基本彼此平行；在所述第一源极上方或在所述第一源极和所述第二源极上方形成源极介电层；围绕所述第一沟道-漏极结构的沟道和所述第二沟道-漏极结构的沟道或围绕所述第二沟道-漏极结构的所述沟道和所述第三沟道-漏极结构的沟道形成栅极介电层；在所述源极介电层上方并且围绕所述栅极介电层形成栅极；以及在所述第一沟道-漏极结构的漏极上方和所述第二沟道-漏极结构的漏极上方分别形成第一漏极焊盘和第二漏极焊盘，并且所述第一漏极焊盘和所述第二漏极焊盘分别与所述第一沟道-漏极结构的所述漏极和所述第二沟道-漏极结构的所述漏极接触，或在所述第二沟道-漏极结构的所述漏极上方和所述第三沟道-漏极结构的漏极上方形成所述第二漏极焊盘，并且所述第二漏极焊盘与所述第二沟道-漏极结构的所述漏极和所述第三沟道-漏极结构的所述漏极接触。【附图说明】当结合附图进行阅读时，根据下面详细的描述可以最佳的理解本专利技术的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的论述，各种部件的尺寸可以被任意地增加或减小。图1是根据本专利技术的一些实施例的串联晶体管结构的截面图。图2是根据本专利技术的一些实施例的串联晶体管结构的截面图。图3是根据本专利技术的一些实施例的串联晶体管结构的截面图。图4是根据本专利技术的一些实施例的串联晶体管结构的截面图。图5是根据本专利技术的一些实施例的串联晶体管结构的截面图。图6A至图6F是根据本专利技术的一些实施例的在制造串联晶体管结构的各个阶段的截面图。图7A至图7G是根据本专利技术的一些实施例的在制造串联晶体管结构的各个阶段的截面图。图8A至图8G是根据本专利技术的一些实施例的在制造串联晶体管结构的各个阶段的截面图。【具体实施方式】 以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，以及也可以包括在第一部件和第二部件之间可以形成额外的部件使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。 此外，为了便于描述，本文中可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语以描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位之外，空间相对术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应的解释。如上所述，当给垂直晶体管施加高压时，可能发生DIBL现象和HCI现象，从而增加漏电流并且显著降低可靠性。为了解决以上问题，提供用于共享电压(例如，漏极至源极电压(Vd))的串联晶体管结构以有效地降低或防止DIBL现象和HCI现象，从而减小漏电流并且提尚可靠性。以下将顺序地详细描述的实施例。图1是根据本专利技术的一些实施例的串联晶体管结构的截面图。串联晶体管结构包括第一源极S1、第一沟道-漏极结构⑶S1、第二沟道-漏极结构⑶S2、栅极介电层130、栅极G、第一漏极焊盘DPI和第二漏极焊盘DP2。在一些实施例中，串联晶体管结构位于I/O器件中。在一些实施例中，串联晶体管结构位于核心器件中。第一源极S1位于衬底110上方。在一些实施例中，衬底110包括:元素半导体，包括晶体硅、多晶硅、晶体锗、多晶锗、无定形结构的硅或无定形结构的锗；化合物半导体，包括碳化娃、砷化镓、磷化镓、磷化铟、砷化铟以及铺化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及GalnAsP ;任何其他合适的材料或它们的组合。在一些实施例中，衬底110包括阱区(未示出)，该阱区的导电型不同于第一源极S1的阱区的导电型，并且该阱区从衬底110的上表面延伸到衬底110内。在一些实施例中，第一源极S1位于阱区上并与阱区接触。在一些实施例中，衬底110具有I/O区110a和核心本文档来自技高网...

【技术保护点】
一种串联晶体管结构，包括：第一源极，位于衬底上方；第一沟道‑漏极结构，位于所述第一源极上方，所述第一沟道‑漏极结构包括第一沟道和位于所述第一沟道上方的第一漏极；第二沟道‑漏极结构，位于所述第一源极上方并且基本平行于所述第一沟道‑漏极结构，所述第二沟道‑漏极结构包括第二沟道和位于所述第二沟道上方的第二漏极；栅极介电层，围绕所述第一沟道和所述第二沟道；栅极，围绕所述栅极介电层；第一漏极焊盘，位于所述第一漏极上方并与所述第一漏极接触；以及第二漏极焊盘，位于所述第二漏极上方并与所述第二漏极接触，其中，所述第一漏极焊盘和所述第二漏极焊盘彼此分离。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王景祺，李建志，江典蔚，蔡庆威，王志庆，何炯煦，谢文兴，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71