非易失性存储器件及其驱动方法技术

本发明专利技术提供了一种非易失性存储器件及其驱动方法。该非易失性存储器件包括：半导体衬底；源／漏结，形成在半导体衬底的预定表面区域中；主栅氧化层，形成在半导体衬底的表面上，并设置在所述源／漏结之间，主栅氧化层的一端包括第一比特电荷存储单元，该第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，主栅氧化层的相对端包括第二比特电荷存储单元，该第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在主栅氧化层上。

【技术实现步骤摘要】

本专利技术涉及一种新颖的，更具体地说，本专利技术涉及一种能够仅使用一个晶体管来执行两比特操作、并能够在不需要为选择栅分配额外面积的情况下防止产生过擦除问题的。
技术介绍
非易失性存储器中存储的数据即使在供电中断的情况下也不会丢失，因此被广泛地用来在多种设备中存储数据，这样的设备包括数码像机和移动电话。图1示出了用于实现根据相关技术的非易失性存储器件的单晶体管型层叠单元结构。如图1所示，单晶体管型层叠单元包括半导体衬底11；隧道氧化层12，选择性形成在半导体衬底的预定区域上；层叠栅极结构，由浮动栅13、栅间绝缘层14、和控制栅15构成；绝缘层隔离物16，设置在层叠栅结构的两侧；绝缘层17，形成在层叠栅结构和绝缘层隔离物之间；轻掺杂漏极18a和18b，形成在半导体衬底表面上，并基本位于绝缘层隔离物的下方；源/漏结19a和19b，形成在半导体衬底表面上，并基本位于绝缘层隔离物的两侧以外；以及硅化层20，形成在源/漏结上并位于层叠栅结构顶部的控制栅之上。在具有上述构造的单晶体管型层叠单元中，它占用很小的面积，从而促进了装置的集成性，其中的浮动栅13被介电层完全包裹，并用作该层叠单元的电荷存储单元。在对该单元进行编程时，应用了通道热电子注入(injection)来将电子注入到浮动栅13中，并因此提高了其阈值电压(VT)。在擦除操作中，阈值电压由于擦除操作而被降低，电子通过Fowler-Nordheim(FN)隧道效应被从浮动栅13中除去。与此同时，由于半导体加工(尤其是隧道氧化层12的厚度)的不均匀性，或者由于施加到包裹浮动栅13的介电层上的应力，可能会出现过擦除状态(VT≤0V)。这里，应该注意的是，如果任意一个单元中出现了过擦除，则在给定的位线上将没有单元能够被读取，所以防止过擦除是一项很关键的操作要求。通常来说，在例如图1所示的单晶体管型层叠单元中，通过检测过擦除单元、并在提高被检测的单元的阈值电压之后对其进行编程解决了过擦除的问题。然而，这个过程耗费太多的测试时间，需要复杂的电路来补偿过擦除单元的阈值电压，并增加了数据擦除过程的复杂性。此外，在解决过擦除问题过程中，通过缩小单元的容许阈值电压的范围(窗口)来配置单晶体管型层叠单元，以尽力防止过擦除状态的出现。这里，当以超过数十千字节的区块单位执行擦除操作时，被擦除区块的统计学阈值电压分布被过度扩展，从而减小了实际的容许阈值电压范围。上述的非易失性存储单元使得浮动栅的充电状态(即，阈值电压)能够对应于存储器的逻辑状态。对于3.3V的输入电压，单晶体管型层叠单元的容许阈值电压范围为1.0V～5.0V，并且流过单晶体管型层叠单元的单元电流可相应地确定。例如，如果向低级阈值电压被设为1.0V的控制栅施加3.3V的读取电压，则单元电流对应于其差值，即3.3V-1.0V，从而阻塞了以5.0V编程的单元的通道(channel，也叫“沟道”)中的电流通路。因此，在单晶体管型层叠单元中，电流流动状态或电流阻塞状态被检测出，这两种状态与包括两个值(即，逻辑“1”和逻辑“0”)的逻辑状态相关联，使得每个单元能够存储一比特的数字数据。在数据读取操作中，存储器的数据读取速度与单元电流成正比；即，高的单元电流意味着高的数据读取速度，反之亦然。因此，由于较低的阈值电压可获得较高的单元电流，因而较低的阈值电压也意味着较高的读取速度，并且，由于上述单晶体管型层叠单元的单元电流较低，因此它难以提高数据读取速度。为了满足单晶体管型层叠单元的技术规则而进一步实现单元尺寸减小(精度增加)的各种尝试同样具有多种副作用，包括较差的单元特性，以及较低的单元可靠性。例如，在排列于存储器阵列中的单晶体管层叠单元中，漏极直接与位线相连，而源极与共用的地线相连。这样，当施加漏极电压时，会发生漏极接通或块晶体管击穿现象，并且由于漏极与浮动栅相连而产生高泄漏电流。因此增加了编程电流，使得电荷泵电路的数目也必须增加。漏极接通、击穿、和高泄漏电流效应与通道宽度成反比放大，因而很难减小单元的尺寸。此外，存储器阵列可能会由于漏电电流而意想不到地将热电子注入到包含于选定位线中的非选定单元中，并可能由于电场应力而遭遇非选定单元中的电荷泄漏问题，并且，当针对漏极执行接触和布线处理时，可能产生存储晶体管(单元)的浮动栅的相邻氧化层的恶化问题。即使随着微细加工技术的发展，并且，尽管快闪存储单元可具有单晶体管结构，但由于上述的多个问题，仍然难以减小单元的尺寸。为了解决这些问题，单晶体管型层叠单元可包括与浮动栅晶体管串接的选择栅晶体管。然而，增加选择栅晶体管要求在单元集成过程中分配额外的面积，这又抵消了减小单元尺寸的作用。
技术实现思路
因此，本专利技术的目的在于一种能够基本消除由相关技术中的限制和缺点引起的一个或多个问题的。本专利技术的一个目的在于提供一种非易失性存储器件，它不需要单独的测试来对过擦除单元进行检测，且不需要用来增加过擦除单元的阈值电压的电路，就能解决过擦除问题。本专利技术的另一目的在于提供一种能够有效扩展阈值电压窗口的非易失性存储器件。本专利技术的另一目的在于提供一种非易失性存储器件，它不需要额外的面积来处理过擦除状态，从而提高了装置的集成性。本专利技术的另一目的在于提供一种可以缩短测试时间的非易失性存储器件。本专利技术的另一目的在于提供一种可简化擦除操作的非易失性存储器件。本专利技术的另一目的在于提供一种具有可同时实现选择栅功能的主栅电极的非易失性存储器件。本专利技术的另一目的在于提供一种不需要构造选择栅的非易失性存储器件。本专利技术的另一目的在于提供一种没有漏极接通问题的非易失性存储器件，它能够使用较低的编程电压进行器件的操作、有效地减小电荷泵电路的数目、并提升与漏极干扰相关的耐久特性。本专利技术的另一目的在于提供一种可简化器件制造、并促进器件集成性的非易失性存储器件。本专利技术的另一目的在于提供一种能够实现较快的编程速度、从而实现高性能非易失性存储器件的非易失性存储器件。本专利技术的另一目的在于提供一种非易失性存储器件，它可以防止由于单晶体管型层叠单元结构内的相邻元件的耦合而引起的电荷损失，并因此提高装置的可量测性。本专利技术的另一目的在于提供一种仅使用一个晶体管就能制造两比特的器件、从而显著提高集成性并降低每一比特的生产成本的非易失性存储器件。本专利技术的另一目的在于提供一种用于驱动任意一种上述非易失性存储器件的方法。本专利技术的其他优点、目的、和特征的一部分将在随后的描述中阐述，另一部分将在本领域技术人员分析以下内容的基础上变得显而易见，或者通过实施本专利技术而了解。本专利技术的目的和其他优点可通过在说明书、权利要求书、以及附图中所特别指出的结构实现和获得。为了实现根据在本文中实施和主要描述的本专利技术的上述目的和其他优点，提供了一种非易失性存储器件，包括半导体衬底；源/漏结，形成在半导体衬底的预定表面区域中；主栅氧化层，形成在半导体衬底的表面上，并设置在源/漏结之间，该主栅氧化层的一端包括第一比特电荷存储单元，该第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，该主栅氧化层的相对端包括第二比特电荷存储单元，该第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在主栅氧化层上。在本专利技术的另一方面中，提供了一种用本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：半导体衬底；源／漏结，形成在所述半导体衬底的预定表面区域中；主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源／漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电 荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在所述主栅氧化层上。

【技术特征摘要】
KR 2004-6-9 10-2004-00421201.一种非易失性存储器件，包括半导体衬底；源/漏结，形成在所述半导体衬底的预定表面区域中；主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源/漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在所述主栅氧化层上。2.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二隧道氧化层靠近所述半导体衬底设置，并且，所述第一和第二耦合氧化层靠近所述主栅电极设置。3.根据权利要求1所述的非易失性存储器件，其中，所述第一比特电荷存储单元的所述第一隧道氧化层、所述第一势阱层、和所述第一耦合氧化层依次层叠，并设置在所述半导体衬底和所述主栅电极之间，并且，所述第二比特电荷存储单元的所述第二隧道氧化层、所述第二势阱层、和所述第二耦合氧化层依次层叠，并设置在所述半导体衬底和所述主栅电极之间。4.根据权利要求1所述的非易失性存储器件，其中，所述第一比特电荷存储单元允许所述主栅电极和所述半导体衬底之间的第一可控电子流，并且，所述第二比特电荷存储单元允许所述主栅电极和所述半导体衬底之间的第二可控电子流。5.根据权利要求1所述的非易失性存储器件，其中，所述第一势阱层由能带间隙小于所述第一隧道氧化层和所述第一耦合氧化层的能带间隙的材料制成，并且，所述第二势阱层由能带间隙小于所述第二隧道氧化层和所述第二耦合氧化层的能带间隙的材料制成。6.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二势阱层的每一个都由能带间隙小于所述第一和第二隧道氧化层和所述第一和第二耦合氧化层中的任意一个的能带间隙的材料制成。7.根据权利要求1所述的非易失性存储器件，其中，所述第一势阱层由介电常数大于所述第一隧道氧化层和所述第一耦合氧化层的介电常数的材料制成，并且，所述第二势阱层由介电常数大于所述第二隧道氧化层和所述第二耦合氧化层的介电常数的材料制成。8.根据权利要求1所述的非易失性存储器件，其中，所述第一势阱层由阱密度低于所述第一隧道氧化层和所述第一耦合氧化层的阱密度的材料制成，并且，所述第二势阱层由阱密度低于所述第二隧道氧化层和所述第二耦合氧化层的阱密度的材料制成。9.根据权利要求1所述的非易失性存储器件，其中，所述第一势阱层由介电常数高于且阱密度低于所述第一隧道氧化层和所述第一耦合氧化层的材料制成，并且，所述第二势阱层由介电常数高于且阱密度低于所述第二隧道氧化层和所述第二耦合氧化层的材料制成。10.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二势阱层中的每一个都由介电常数高于且阱密度低于所述第一和第二隧道氧化层和所述第一和第二耦合氧化层中的任意一个的材料制成。11.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二隧道氧化层和所述第一和第二耦合氧化层由选自SiO2、Al2O3、和Y2O3中的一种制成。12.根据权利要求1所述的非易失性存储器件，其中，所述第一和第二势阱层中的每一个都由选自HfO2、ZrO2、BaZrO2、BaTiO2、Ta2O5、ZrSiO4、基于镧化物的氧化层、和氮化层中的一种制成。13.一种用于驱动非易失性介质的方法，所述非易失性介质包括半导体衬底；源/漏结，形成在所述半导体衬底的预定表面区域中；主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源/漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在所述主栅氧化层上，所述方法包括通过建立预定编程偏压条件来对非易失性存储器件进行编程，使得通道电子从源结传递到漏结，并且在靠近所述漏结的地方产生热电子作为通道电子，从而在所述漏结上形成垂直电场，以将电子注入到所述第一和第二势阱层的至少一个中。14.根据权利要求13所述的方法，其中，在所述预定编程偏压条件中，预定的正电压被加到所述主栅电极和所述漏结上，并且，所述源结和所述半导体衬底接地。15.一种用于驱动非易失性介质的方法，所述非易失性介质包括半导体衬底；源/漏结，形成在所述半导体衬底的预定表面区域中；主栅氧化层，形成在所述半导体衬底的表面上，并设置在所述源/漏结之间，所述主栅氧化层的一端包括第一比特电荷存储单元，所述第一比特电荷存储单元包括第一隧道氧化层、第一势阱层、和第一耦合氧化层，以及，所述主栅氧化层的相对端包括第二比特电荷存储单元，所述第二比特电荷存储单元包括第二隧道氧化层、第二势阱层、和第二耦合氧化层；以及主栅电极，形成在所述主栅氧化层上，所述方法包括通过建立预定擦除偏压条件，将已存储的比特从所述第一和第二比特电荷存储单元中的至少一个中擦除，使得存储在所述第一和第二势阱层中的电子产生Fowler-Nordheim隧道效应，从而将电子传递到所述源/漏结。16.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，并且所述半导体衬底和所述源/漏结接地。17.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底接地，并且预定的正电压被施加到所述源/漏结。18.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特同时从所述第一和第二比特电荷存储单元中擦除时，在所述预定擦除偏压条件中，预定的负电压被施加到所述主栅电极，所述半导体衬底浮动，并且，预定的正电压被施加到所述源/漏结。19.根据权利要求15所述的方法，其中，当所述擦除步骤将所述已存储的比特只从所述第一和第二比特电荷存储单元中的一个擦除时，在所述预定擦除偏压条件中，预定的负电压...

【专利技术属性】
技术研发人员：郑真孝，
申请(专利权)人：东部亚南半导体株式会社，
类型：发明
国别省市：KR[韩国]