用于产生栅极叠层侧壁隔片的方法技术

本发明专利技术公开了一种用于通过利用ＰＥＣＶＤ工艺在栅极结构上沉积一个或多个含硅材料层以产生总ｋ值在约３．０到约５．０之间的隔片，从而在栅极叠层上形成侧壁隔片的方法。含硅材料可以是碳化硅、掺氧的碳化硅、掺氮的碳化硅、掺碳的氮化硅、掺氮的碳氧化硅或其组合。沉积在等离子体增强化学气相沉积室中执行，并且沉积温度小于４５０℃。这样产生的侧壁隔片提供了好的容性电阻以及优秀的结构稳定性和密封性。

【技术实现步骤摘要】

本专利技术的实施例一般地涉及用于产生半导体衬底上的栅极叠层的侧壁隔片的方法。
技术介绍
超大规模集成(ULSI)电路一般包括多于一百万个晶体管，这些晶体管形成在半导体衬底上，并且在电子器件内协同操作来执行各种功能。这种晶体管可以包括互补金属氧化物半导体(CMOS)场效应晶体管。CMOS晶体管包括放置在半导体衬底内限定的源极区域和漏极区域之间的栅极结构。栅极结构(叠层)通常包括形成在栅极介电材料上的栅极电极。栅极电极控制电介质下方的电荷载流子在形成在漏极区域和源极区域之间的沟道区域中的流动，从而导通或截止晶体管。一般来说，紧挨栅极叠层布置的是隔片层，隔片层在栅极叠层的每一侧上形成了侧壁。侧壁隔片有好几个功能，包括电隔离栅极电极与源极和漏极触点或互连，在后续处理步骤期间保护栅极叠层免受物理退化的影响，并且提供氧和水气阻挡层以保护栅极金属。这种侧壁隔片结构的一个示例在2003年3月25日提交的美国专利申请No.10/397,776中有所公开。传统的栅极叠层以介电常数小于约5(k＜5)的材料形成，并且一般受氮化硅隔片保护。晶体管尺寸的进一步减小可能要求栅极层的介电常数大于10(k＞10)。如果随后以相对高k(k＞7)材料(如氮化硅)来制作侧壁隔片，则在使用包含完整的栅极电极的器件的期间可能发生相邻互连线之间的过量信号串扰。尽管可以采用超低k材料(k＜3)作为隔片层，但是这些材料通常缺乏必要的结构完整性以承受后续的处理步骤和/或必需的对氧和水气的不透过性以保护栅极金属免受腐蚀。另外，用来制备氮化硅隔片的传统的热化学气相沉积(CVD)工艺要求高的沉积温度，该温度一般超过600℃。在高温下沉积的氮化物隔片有非常好的保形性(例如≥95％)；但是，高沉积温度导致栅极器件的大的热周期，并且不与用于0.09微米技术甚至更细的高级器件制造兼容。因此，需要一种用于低k栅极叠层的低温和低k侧壁隔片，其中该侧壁隔片拥有在结构稳定性和密封性方面的期望物理性能。
技术实现思路
本专利技术提供了一种方法，该方法用于通过利用等离子体增强化学气相沉积(PECVD)工艺在等于或低于450℃的温度下在栅极叠层上沉积一个或多个含硅材料层以产生总介电常数在约3.0到约5.0之间的隔片，从而在栅极叠层上形成侧壁隔片。在一个实施例中，一种用于形成栅极电极的侧壁隔片的方法包括将具有栅极结构的衬底放置在等离子体处理室中；使一种或多种处理气体流入等离子体处理室；在等离子体处理室中产生等离子体；以及在等于或小于450℃的温度下，在栅极结构上沉积一个或多个含硅材料层，其中所述一个或多个含硅材料层具有约3.0到约5.0的总k值。在另一个实施例中，一种用于形成栅极电极的侧壁隔片的方法包括将具有栅极结构的衬底放置在等离子体处理室中；使一种或多种处理气体流入等离子体处理室；在等离子体处理室中产生等离子体；以及在栅极结构上沉积一个或多个含硅材料层，其中所述一个或多个含硅材料层具有约3.0到约5.0的总k值，并且所述一个或多个含硅材料层选自以下的组，所述组由碳化硅、掺氧的碳化硅、掺氮的碳化硅、掺碳的氮化硅、掺氮的碳氧化硅和其组合的组成。在另一个实施例中，一种用于形成栅极电极的侧壁隔片的方法包括将具有栅极结构的衬底放置在等离子体处理室中；使一种或多种处理气体流入等离子体处理室；在等离子体处理室中产生等离子体；以及在等于或小于450℃的温度下，在栅极结构上沉积一个或多个含硅材料层，其中所述一个或多个含硅材料层具有约3.0到约5.0的总k值，并且所述一个或多个含硅材料层选自以下的组，所述组由碳化硅、掺氧的碳化硅、掺氮的碳化硅、掺碳的氮化硅、掺氮的碳氧化硅和其组合组成。附图说明从而，通过参考实施例，可以知道可以详细理解本专利技术的上述特征的方式以及上述简要总结的本专利技术的更具体描述，在附图中示出了某些实施例。然而，应当注意，附图仅仅图示了本专利技术的典型实施例，因此并不应认为是对本专利技术范围的限制，因为本专利技术可以容许其他等同的实施例。图1图示了包括根据本专利技术一个实施例形成的栅极结构的晶体管。图2示出了PECVD室中薄膜沉积的工艺流程。其中附图标记表示100衬底102场隔离区域103阱104栅极介电层106电极层124栅极叠层125薄氧化物层126隔片层140尖端148源极/漏极区域200等离子体沉积工艺流程201将衬底放置在等离子体处理室中202使一种或多种处理气体流入等离子体室203在等离子体处理室中产生等离子体204在等离子体处理室中，在衬底上沉积薄膜具体实施方式本专利技术包括通过向栅极结构施加基于硅的膜来形成栅极叠层的侧壁隔片。在某些实施例中，隔片层通过沉积与栅极电介质紧邻的碳化硅、掺氧的碳化硅、掺氮的碳化硅、或者掺碳的氮化硅来形成。在另一个实施例中，隔片层通过沉积掺碳的氧氮化硅来形成。图1图示了具有根据本专利技术一个实施例形成的栅极结构的晶体管。参考图1，在衬底100(例如硅晶片)中形成有多个场隔离区域102。该多个场隔离区域102将一种类型电导性(例如p型)的阱103与其他类型电导性(例如n型)的相邻阱(未示出)隔离开来。然后，在衬底100和隔离区域102上形成栅极介电层104。一般来说，栅极介电层104可以通过沉积或生长诸如氧化硅(SiOn)和/或氧氮化硅之类的材料层来形成，这些材料层形成了介电常数小于约5.0的层。近来栅极介电技术的进展表明较高的介电常数材料(K＞10)对于形成栅极介电层104来说是理想的。用于此的合适材料的示例包括但不限于金属氧化物(Al2O3、ZrO2、HfO2、TiO2、Y2O3和La2O3)、铁电体(锆钛酸铅(PZT)和钛酸锶钡(BST))、无定形金属硅酸盐(HfSixOy和ZrSixOy)、无定形硅酸盐氧化物(HfO2和ZrO2)和顺电体(BaxSr1-xTiO3和PbZrxTi1-xO3)。包含这些材料的高k层可以利用各种沉积工艺形成。另外，导电的栅极电极层106毯覆沉积在栅极介电层104上。通常，栅极电极层106可以包括诸如但不限于掺杂多晶硅、非掺杂多晶硅、碳化硅、或硅锗化合物之类的材料。然而，在可预期的实施例中，栅极电极层106可以包含金属、金属合金、金属氧化物、单晶硅、无定形硅、硅化物或本领域中公知的用于形成栅极电极的其他材料。诸如氮化物层之类的硬掩模层(未示出)经由CVD工艺沉积在导电层106上。然后，执行光刻工艺，其包括以下步骤掩蔽、曝光和显影光刻胶层以形成光刻胶掩模(未示出)。通过使用光刻胶掩模来对齐刻蚀将硬掩模层刻蚀到栅极电极层106的顶部，从而在栅极电极层106上产生硬掩模(未示出)，使光刻胶掩模的图案转移到硬掩模层上。通过移去光刻胶，并使用硬掩模来对齐刻蚀将栅极电极层106向下刻蚀到介电层104的顶部，从而产生包括硬掩模下方的栅极电极层106的剩余材料在内的导电结构，来进一步修饰结构。此结构由刻蚀栅极电极层106，而不刻蚀硬掩模或栅极介电层104而得到。继续处理工序，栅极介电层104被刻蚀到衬底100的顶部和隔离区域102的顶部。栅极电极106和栅极电介质104一起限定了集成器件(如晶体管)的复合结构124，有时也称为栅极叠层或栅极。在晶体管的进一步处理中，通过采用尖端注入工艺来形成尖端或浅的源极/漏极延伸140。栅极电极106保护了栅本文档来自技高网...

【技术保护点】
一种用于形成栅极电极的侧壁隔片的方法，包括：将具有栅极结构的衬底放置在等离子体处理室中；使一种或多种处理气体流入所述等离子体处理室；在所述等离子体处理室中产生等离子体；以及在等于或小于４５０℃的温度下，在所述 栅极结构上沉积一个或多个含硅材料层，其中所述一个或多个含硅材料层具有约３．０到约５．０的总介电常数值。

【技术特征摘要】
US 2005-1-10 11/032,8591.一种用于形成栅极电极的侧壁隔片的方法，包括将具有栅极结构的衬底放置在等离子体处理室中；使一种或多种处理气体流入所述等离子体处理室；在所述等离子体处理室中产生等离子体；以及在等于或小于450℃的温度下，在所述栅极结构上沉积一个或多个含硅材料层，其中所述一个或多个含硅材料层具有约3.0到约5.0的总介电常数值。2.如权利要求1所述的方法，其中所述一个或多个含硅材料层包括选自以下组的材料，所述组由碳化硅、掺氧的碳化硅、掺氮的碳化硅、掺碳的氮化硅、掺氮的碳氧化硅和其组合组成。3.如权利要求1所述的方法，其中所述侧壁隔片形成为单个层。4.如权利要求2所述的方法，其中所述侧壁隔片包括碳化硅。5.如权利要求4所述的方法，其中通过改变沉积期间所述等离子体增强化学气相沉积室的混频功率的比率，来改变所述碳化硅的介电常数。6.如权利要求4所述的方法，其中通过改变用来沉积碳化硅的气体混合物，来改变所述碳化硅的介电常数。7.如权利要求2所述的方法，其中所述含硅材料包括掺氧的碳化硅。8.如权利要求7所述的方法，其中通过改变所述等离子体增强化学气相沉积室的混频比率，来改变所述掺氧的碳化硅的介电常数。9.如权利要求7所述的方法，其中通过改变所...

【专利技术属性】
技术研发人员：蕾扎阿嘎娃尼，迈克尔丘宽，夏立群，尹康素，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：US[美国]