【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施方式大体上是关于3d dram堆叠及形成3d dram装置的方法。尤其，本专利技术的实施方式是关于使用3色处理形成3d dram装置的方法。
技术介绍
1、在半导体制造产业中有着对于增加内存装置的位密度的关注。一种制造3d dram装置的方法涉及外延成长多层堆叠，多层堆叠包含外延硅通道层和两个或更多个牺牲外延层。后续处理步骤要求牺牲层的凹陷以形成存取栅极与电容器。
2、为了扩展3d dram的密度超过10nm节点，硅信道与牺牲层的堆叠的数目需要被增加至大于100，其会造成400个外延层。增加层数目的一种问题是当堆叠增加至大于150μm时的晶片弯曲。相信是在硅信道/牺牲层堆叠中的晶格失配诱发应力造成此晶片弯曲。通常，大于150μm的晶片弯曲会妨碍诸如微影术的后续处理被精确地执行。
3、在装置形成期间，牺牲层相对于硅通道被选择性蚀刻。经设计以降低晶片弯曲的常规地加工层堆叠造成蚀刻选择性的减少。
4、当前技术水平的处理需要在晶片的背侧处的应力缓和膜的额外沉积以对抗晶片弯曲。由于当顶部堆叠被蚀刻时或在热处理期间的弯曲再发生，此仅部分地缓和晶片弯曲问题。此外，移除背侧膜增加处理复杂度及成本。
5、因此，有着对于具有减少的晶片弯曲及/或改善的蚀刻选择性的3d dram装置及形成3d dram装置的方法的需求。
技术实现思路
1、本专利技术的一个或多个实施方式是关于降低3d dram装置中晶片弯曲的方法。多个膜堆叠形成在基板表面上。
2、本专利技术的额外实施方式是关于制造3d dram装置的方法。至少100个膜堆叠形成在基板表面上。每个膜堆叠包含第一经掺杂sige层、第二经掺杂sige层及经掺杂硅层。第一经掺杂sige层具有经验式si1-xgex，其中x在>0至0.5的范围中。第二经掺杂sige层在第一经掺杂sige层上及具有经验式si1-ygey，其中y在>0至0.5的范围中。第一经掺杂sige层与第二经掺杂sige层具有不同的掺杂数量或不同的si:ge比例的一者或多者。经掺杂硅层在第二经掺杂sige层上。通道被形成穿过膜堆叠至基板。第一经掺杂sige层或第二经掺杂sige层的一者或多者透过此通道被选择性移除。
3、本专利技术的进一步实施方式关于制造具有降低的晶片弯曲的3d dram装置的方法。至少100个膜堆叠形成在基板表面上。每个膜堆叠包含外延成长的第一经掺杂sige层、外延成长的第二经掺杂sige层及外延成长的经掺杂硅层。外延成长的第一经掺杂sige层具有经验式si1-xgex，其中x在>0至0.5的范围中。外延成长的第二经掺杂sige层在第一经掺杂sige层上及具有经验式si1-ygey，其中y在>0至0.5的范围中。第一经掺杂sige层与第二经掺杂sige层具有不同的掺杂数量或不同的si:ge比例的一者或多者。外延成长的经掺杂硅层在第二经掺杂sige层上。第一经掺杂sige层、第二经掺杂sige层及经掺杂硅层独立地包含选自碳或硼的掺杂剂于0.5-2.5％的范围中。第二经掺杂sige层的应力相较于第一经掺杂sige层的应力为更伸张的，及第一经掺杂sige层的应力相较于si层的应力为更伸张的。当使用卤化物系蚀刻剂时，第一经掺杂sige层、第二经掺杂sige层及经掺杂硅层的每一者具有相对于其他层的蚀刻选择性大于200:1。通道通过微影术(lithography)被形成穿过所有的堆叠至基板表面。第一经掺杂sige层或第二经掺杂sige层的一者或多者透过此通道从所有的膜堆叠被选择性蚀刻。
本文档来自技高网...【技术保护点】
1.一种降低3D DRAM装置中晶片弯曲的方法，该方法包含以下步骤：在基板表面上形成多个膜堆叠，这些膜堆叠的每一者包含：
2.如权利要求1所述的方法，其中该第一经掺杂SiGe层包含在0.5-2.5％的范围中的掺杂剂。
3.如权利要求2所述的方法，其中该掺杂剂是III-V族元素。
4.如权利要求3所述的方法，其中该掺杂剂是碳或硼的一者或多者。
5.如权利要求1所述的方法，其中该第二经掺杂SiGe层包含在0.5-2.5％的范围中的掺杂剂。
6.如权利要求5所述的方法，其中该掺杂剂是III-V族元素。
7.如权利要求6所述的方法，其中该掺杂剂是碳或硼的一者或多者。
8.如权利要求1所述的方法，其中该经掺杂硅层包含在0.5-2.5％的范围中的掺杂剂。
9.如权利要求1所述的方法，其中该第一经掺杂SiGe层、该第二经掺杂SiGe层及该经掺杂硅层的每一者被外延地成长。
10.如权利要求9所述的方法，其中该第一经掺杂SiGe层、该第二经掺杂SiGe层及该经掺杂硅层的每一者在500℃至80
11.如权利要求1所述的方法，其中该第二经掺杂SiGe层的应力相较于该第一经掺杂SiGe层的应力是更伸张的，及该第一经掺杂SiGe层的该应力相较于该经掺杂硅层的应力是更伸张的。
12.如权利要求1所述的方法，其中当有着100个膜堆叠时，该晶片弯曲小于150μm的数量。
13.如权利要求1所述的方法，其中当使用卤化物系蚀刻剂时，该第一经掺杂SiGe层、该第二经掺杂SiGe层及该经掺杂硅层的每一者具有相对于其他层的蚀刻选择性大于200:1。
14.如权利要求1所述的方法，进一步包含以下步骤：通过微影术形成穿过所有的这些堆叠至该基板表面的通道；及透过该通道从所有的这些膜堆叠选择性蚀刻该第一经掺杂SiGe层或该第二经掺杂SiGe层的一者或多者。
15.一种制造3D DRAM装置的方法，该方法包含以下步骤：
16.如权利要求15所述的方法，其中该第一经掺杂SiGe层、该第二经掺杂SiGe层及该经掺杂硅层独立地包含在0.5-2.5％的范围中的掺杂剂。
17.如权利要求15所述的方法，该第一经掺杂SiGe层、该第二经掺杂SiGe层及该经掺杂硅层的每一者被外延地成长。
18.如权利要求15所述的方法，其中该第二经掺杂SiGe层的应力相较于该第一经掺杂SiGe层的应力是更伸张的，及该第一经掺杂SiGe层的该应力相较于该经掺杂硅层的应力是更伸张的。
19.如权利要求1所述的方法，其中当有着100个膜堆叠时，该晶片弯曲小于150μm的数量。
20.一种制造具有降低的晶片弯曲的3D DRAM装置的方法，该方法包含以下步骤：
...【技术特征摘要】
【国外来华专利技术】
1.一种降低3d dram装置中晶片弯曲的方法，该方法包含以下步骤：在基板表面上形成多个膜堆叠，这些膜堆叠的每一者包含：
2.如权利要求1所述的方法，其中该第一经掺杂sige层包含在0.5-2.5％的范围中的掺杂剂。
3.如权利要求2所述的方法，其中该掺杂剂是iii-v族元素。
4.如权利要求3所述的方法，其中该掺杂剂是碳或硼的一者或多者。
5.如权利要求1所述的方法，其中该第二经掺杂sige层包含在0.5-2.5％的范围中的掺杂剂。
6.如权利要求5所述的方法，其中该掺杂剂是iii-v族元素。
7.如权利要求6所述的方法，其中该掺杂剂是碳或硼的一者或多者。
8.如权利要求1所述的方法，其中该经掺杂硅层包含在0.5-2.5％的范围中的掺杂剂。
9.如权利要求1所述的方法，其中该第一经掺杂sige层、该第二经掺杂sige层及该经掺杂硅层的每一者被外延地成长。
10.如权利要求9所述的方法，其中该第一经掺杂sige层、该第二经掺杂sige层及该经掺杂硅层的每一者在500℃至800℃的范围中的温度下被独立地成长。
11.如权利要求1所述的方法，其中该第二经掺杂sige层的应力相较于该第一经掺杂sige层的应力是更伸张的，及该第一经掺杂sige层的该应力相较于该经掺杂硅层的应力是更伸张的。
12...
【专利技术属性】
技术研发人员：阿文德·库玛，马亨德拉·帕卡拉，怡利·Y·叶，约翰·托尔，托马斯·基申海特尔，王安川，李子汇，
申请(专利权)人：应用材料公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。