制造半导体器件的方法技术

提供了一种制造半导体器件的方法。所述方法包括：在基片上形成至少两个栅图案；在包括栅图案的整个基片结构上形成第一侧壁层；在所述第一侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露所述第一侧壁层的接触孔；在由所述接触孔暴露的所述第一侧壁层上形成第二侧壁层；以及去除设置在所述接触孔底部的所述第一和所述第二侧壁层，以暴露所述基片在所述栅图案之间的所选部分。

【技术实现步骤摘要】

本专利技术涉及；并且更具体地，涉及在栅图案之间形成接触塞的方法。
技术介绍
随着半导体技术的改进，在晶片上形成图案的图案化技术也已逐渐得到改进。最近的图案化技术已能够在晶片上形成80nm以下的图案。在能够图案化80nm以下的半导体技术中，产生了关于形成接触塞的区域的限制。特别地，稳定地形成设置在栅图案之间的接触塞极其困难。在此，栅图案组成半导体器件的晶体管。半导体器件中的栅图案包括栅绝缘层、栅电极和栅硬掩模，并按顺序次序堆叠。在此，间隔物形成于栅图案的侧壁上。侧壁间隔物提供栅电极和相邻传导层之间的电绝缘。此外，侧壁间隔物在用于形成接触塞的接触孔形成过程期间用做蚀刻停止层。随着半导体技术的改进，更多器件集成为单个半导体器件。因而，组成半导体器件的每一图案的尺寸已减小。特别地，栅图案的尺寸以及栅图案之间的间隔距离已减小。然而，栅图案的侧壁绝缘层，即侧壁间隔物，通常需要维持特定厚度以具有上述的绝缘效果并用做蚀刻停止层。因此，在栅图案之间稳定地形成接触塞极其困难，因为栅图案之间的间隔距离已经减小而侧壁绝缘层的所需厚度仍维持。例如，尽管在以传统的80nm的半导体工艺技术制造的器件中所要求的侧壁绝缘层通常需要以范围从大约280到大约300的几乎均匀的厚度来形成，栅图案之间的间隔距离却连续减小。栅图案之间的间隔距离的减小导致用于形成栅图案之间的接触塞的接触孔内部的高宽比增加。因此，在随后工艺期间难以完全掩埋接触孔内部的层间绝缘层。图1是说明制造半导体器件的传统方法的横截面视图。如图1所示，栅图案形成于基片11上。在此，栅图案的每一个包括按顺序次序形成的栅绝缘层12、栅电极13和栅硬掩模14。关于单个栅图案形成方法的细节在下文叙述。栅绝缘层12形成于基片11上。然后，栅电极13和栅硬掩模14顺序地形成于栅绝缘层12上。随后，尽管未加以说明，光刻胶图案形成于栅硬掩模14上以形成栅图案。在使用光刻胶图案作为蚀刻掩模来蚀刻栅硬掩模14后，去除光刻胶图案。此外，使用栅硬掩模14作为蚀刻掩模在一个工艺中图案化栅电极13和栅绝缘层12。随后，用于栅侧壁间隔物的缓冲氧化物层15形成于栅图案上，所述栅图案的每一个包括栅绝缘层12、栅电极13和栅硬掩模14。第一氮化物层16形成于缓冲氧化物层15上。在此，第一氮化物层16用做第一栅间隔物。接着，形成第二氮化物层17。在此，第二氮化物层17用做第二间隔物。此外，通过干蚀刻工艺选择性地去除缓冲氧化物层15、第一氮化物层16以及第二氮化物层17，使得间隔物只保留在栅图案的侧壁上。在此，间隔物用做栅图案的栅电极和相邻传导层之间的绝缘。详细地，形成氮化物层以在用于形成栅图案之间的接触塞的接触孔形成工艺中保护单个栅图案。即，氮化物层在接触孔蚀刻工艺期间用做蚀刻阻挡，所述蚀刻工艺去除掩埋在栅图案之间的绝缘层。在此，两次形成并图案化氮化物层，因为由于氮化物层的形成特性，一次难于获得所希望的厚度。而且，当制造半导体器件时，两次形成氮化物层以改进包括栅图案的金属氧化物半导体(MOS)晶体管的特性。半导体器件的一个工作特性是泄漏电流特性。当MOS晶体管的泄漏电流特性最大程度减小时，工作特性得以改进。通过在包括MOS晶体管的栅图案的侧壁上形成特定厚度的氮化物层，MOS晶体管的泄漏电流特性可得到改进。因而，在栅图案的侧壁上所形成的氮化物层以足够大的厚度形成，以改进MOS晶体管的泄漏电流特性。而且，使用栅图案作为离子注入阻挡，执行高浓度离子注入工艺以形成源/漏区18和18A。在此，源/漏区18A代表轻度掺杂的漏(LDD)区。接着，基于氧化物的层间绝缘层19形成于以上得到的基片结构上。在此，使用基于氧化物的绝缘层形成层间绝缘层19。基于氧化物的绝缘层可由硼硅酸盐玻璃(BSG)层、硼磷硅酸盐玻璃(BPSG)层、磷硅酸盐玻璃(PSG)层、原硅酸四乙酯(TEOS)层、高密度等离子体(HDP)氧化物层、玻璃上旋涂(SOG)层以及预平坦化层(APL)组成。同样，无机或有机的低K电介质层可代替基于氧化物的层而使用。随后，执行化学机械抛光(CMP)工艺或毯式回蚀刻(blanket etch-back)工艺以平坦化层间绝缘层19，从而暴露栅图案的栅硬掩模14的顶部。然后，尽管未示出，硬掩模形成于平坦化的层间绝缘层19上。此外，执行蚀刻工艺以形成接触孔20，所述蚀刻工艺使用硬掩模作为蚀刻掩模来暴露基片11在栅图案之间的部分。上述制造半导体器件的传统方法通常显示如下所述的局限性。随着半导体制造技术的改进，更多器件集成为单个半导体器件，因而，栅图案之间的间隔距离逐渐减小。然而，形成于每一栅图案的侧壁上的间隔物通常需要维持特定厚度以减少包括栅图案的晶体管的特性退化。因而，随着栅图案之间的间隔距离由于提高的集成度而减小，蚀刻工艺中用于在带有间隔物的栅图案之间形成接触孔的裕度也逐渐减小。当制造80nm以下的半导体器件时，通常难以在栅图案之间稳定地形成接触孔和接触塞而同时维持栅间隔物的必要厚度。形成于栅图案之间的接触塞通常是半导体器件中极其基本的传导连接单元。如果半导体器件制造成具有不良的接触塞，则器件几乎不可能稳定地工作。
技术实现思路
因此，本专利技术的一个目的是提供，所述方法能够确保形成于栅图案之间的接触孔的开口裕度和间隙填充裕度。根据本专利技术的一方面，提供了一种，包括在基片上形成至少两个栅图案；在包括栅图案的整个基片结构上形成第一侧壁层；在第一侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露第一侧壁层的接触孔；在由接触孔暴露的第一侧壁层上形成第二侧壁层；以及去除设置在接触孔底部的第一和第二侧壁层，以暴露基片在栅图案之间的所选部分。根据本专利技术的另一方面，提供了一种，包括在基片上形成至少两个栅图案；在所述栅图案的侧壁上形成第一间隔物；在所述栅图案上形成绝缘层；选择性地去除所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露基片在所述栅图案之间的部分；在由接触孔暴露的第一间隔物和基片的部分上形成间隔物层；以及去除设置在接触孔底部的间隔物层，以在第一间隔物上形成第二间隔物。根据本专利技术的又一方面，提供了一种，包括在基片上形成至少两个栅图案；在包括所述栅图案的整个基片结构上形成第一侧壁层；在第一侧壁层上形成辅助侧壁层；在辅助侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露辅助侧壁层的接触孔；在由接触孔暴露的辅助侧壁层上形成第二侧壁层；以及去除设置在接触孔底部的第一侧壁层、辅助侧壁层和第二侧壁层，以暴露基片在栅图案之间的部分。根据本专利技术的再一方面，提供了一种，包括在基片上形成至少两个栅图案；在所述栅图案的侧壁上形成第一间隔物；在第一间隔物上形成辅助间隔物；在所述栅图案上形成绝缘层；去除在所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露基片在所述栅图案之间的部分；在接触孔的内部上形成间隔物层；以及去除设置在接触孔底部的间隔物层，以在辅助间隔物上形成第二间隔物。附图说明本专利技术的上述及其它的目的和特征将参考以下结合附图给出的优选实施例的描述而得到更好地理解，其中图1是说明制造半导体器件的传统方法的横截面视图；图2A到2C是说明根据本专利技术的第一实施例的的横截面视图；图3A到3E是说明根据本专利技术的第二实施本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：在基片上形成至少两个栅图案；在包括栅图案的整个基片结构上形成第一侧壁层；在所述第一侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露所述第一侧壁层的接触孔；在由所述接触孔暴露的所述第一侧壁层上形成第二侧壁层；以及去除设置在所述接触孔底部的所述第一和所述第二侧壁层，以暴露所述基片在所述栅图案之间的所选部分。

【技术特征摘要】
KR 2005-2-28 10-2005-0016845;KR 2005-6-15 10-2005-1.一种制造半导体器件的方法，包括在基片上形成至少两个栅图案；在包括栅图案的整个基片结构上形成第一侧壁层；在所述第一侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露所述第一侧壁层的接触孔；在由所述接触孔暴露的所述第一侧壁层上形成第二侧壁层；以及去除设置在所述接触孔底部的所述第一和所述第二侧壁层，以暴露所述基片在所述栅图案之间的所选部分。2.权利要求1的方法，其中所述第一和所述第二侧壁层的总厚度大于在随后工艺期间减少对所述栅图案的损伤的预定值。3.权利要求1的方法，其中所述第一和所述第二侧壁层的总厚度由来自分别包括所述栅图案的金属氧化物半导体(MOS)晶体管的泄漏电流水平来确定。4.权利要求1的方法，其中所述选择性地去除所述绝缘层包括在所述绝缘层上形成光刻胶图案，所述光刻胶图案具有比要形成的接触孔大的宽度；以及通过使用所述光刻胶作为蚀刻阻挡而选择性地去除所述绝缘层，以形成所述接触孔。5.权利要求1的方法，其中所述第一侧壁层和所述第二侧壁层包括基于氮化物的绝缘层，其中所述基于氮化物的绝缘层包括氮化硅。6.权利要求5的方法，其中所述绝缘层包括基于氧化物的绝缘层，其中所述基于氧化物的绝缘层包括氧化硅。7.权利要求1的方法，进一步包括在所述基片的预定区执行离子注入工艺，以形成结区。8.权利要求4的方法，其中所述第一侧壁绝缘层的厚度范围从大约50到大约250。9.权利要求1的方法，其中对所述栅图案之间的绝缘层的选择性去除包括使用从CxFy族所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。10.权利要求1的方法，其中对所述图案之间的绝缘层的选择性去除包括使用从由C4F6、C5F8、C4F8及C3F3组成的组中所选择的气体。11.权利要求1的方法，其中所述第一侧壁层包括氮化硅层和氧化硅层。12.一种制造半导体器件的方法，包括在基片上形成至少两个栅图案；在所述栅图案的侧壁上形成第一间隔物；在所述栅图案上形成绝缘层；选择性地去除所述栅图案之间的绝缘层以形成接触孔，所述接触孔暴露所述基片在所述栅图案之间的部分；在由所述接触孔暴露的所述第一间隔物和所述基片的部分上形成间隔物层；以及去除设置在所述接触孔底部的间隔物层，以在所述第一间隔物上形成第二间隔物。13.权利要求12的方法，其中所述第一和所述第二间隔物的总厚度大于在随后工艺期间减少对所述栅图案的损伤的预定值。14.权利要求12的方法，其中所述第一和所述第二间隔物的总厚度由分别包括所述栅图案的金属氧化物半导体(MOS)晶体管的泄漏电流水平来确定。15.权利要求12的方法，其中所述选择性地去除所述绝缘层包括在所述绝缘层上形成光刻胶图案，所述光刻胶图案具有比要形成的接触孔大的宽度；以及通过使用所述光刻胶图案作为蚀刻阻挡而选择性地去除所述绝缘层，以形成所述接触孔。16.权利要求12的方法，其中所述第一间隔物和第二间隔物的每个包括基于氮化物的绝缘层，其中所述基于氮化物的绝缘层包括氮化硅。17.权利要求16的方法，其中所述绝缘层包括基于氧化物的绝缘层，其中所述基于氧化物的绝缘层包括氧化硅。18.权利要求12的方法，进一步包括在所述基片的预定区执行离子注入工艺以形成结区。19.权利要求17的方法，其中所述第一间隔物的厚度范围从大约50到大约250。20.权利要求12的方法，其中对所述栅图案之间的绝缘层的选择性去除包括从CxFy族所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。21.权利要求12的方法，其中对所述栅图案之间的绝缘层的选择性去除包括使用从由C4F6、C5F8、C4F8及C3F3组成的组中所选择的气体。22.权利要求12的方法，其中所述栅图案的每个包括氮化硅层和氧化硅层。23.权利要求14的方法，其中所述第一间隔物的形成包括使用从由CxFy、CHF3、Ar、O2和CO组成的组中所选择的气体，其中代表原子比的x和y处于大约1和大约10之间的范围。24.一种制造半导体器件的方法，包括在基片上形成至少两个栅图案；在包括所述栅图案的整个基片结构上形成第一侧壁层；在所述第一侧壁层上形成辅助侧壁层；在所述辅助侧壁层上形成绝缘层；选择性地去除所述栅图案之间的绝缘层，以形成部分地暴露所...

【专利技术属性】
技术研发人员：李敏硕，李圣权，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]