包括电阻器的半导体装置及其制备方法制造方法及图纸

本发明专利技术提供了一种包括电阻器的半导体装置及其制备方法，该半导体装置包括设置在半导体衬底中以定义相互间隔的至少两个有源区的隔离绝缘层。阱电阻器图形设置在所述隔离绝缘层的下面以连接所述有源区。上电阻器图形设置在所述隔离绝缘层上位于所述有源区之间。电阻器连接器电连接所述有源区中选出的一个与所述上电阻器图形，使得所述阱电阻器图形和所述上电阻器图形串联连接。

【技术实现步骤摘要】

本专利技术涉及一种半导体装置及其制备方法，更具体地，涉及一种包括具有充分电阻的电阻器并实现高集成度的半导体装置及其制备方法。
技术介绍
半导体存储装置一般包括以规则间隔布置多个单位单元的单元区和邻近单元区布置并驱动和控制单位单元的周边区。周边区中，形成了晶体管、二极管和电阻器，其驱动单位单元。传统上，作为形成在周边区的电阻器，采用半导体衬底中由杂质扩散层形成的阱电阻器，或者形成在半导体衬底上的多晶硅电阻器。而且，阱电阻器和多晶硅电阻器共同形成在周边区的不同区域中，具有电路需要的电阻值的电阻器被选择和使用。例如，Kazuo Ogasawara提出的题为“Semiconductordevice with a resistor of polycrystalline silicon”的美国专利第4,620,212号中公开了包括多晶硅电阻器的半导体装置。而且，Sakoh提出的题为“Semiconductor memory device having a reduced area for a resistor element”的美国专利第6,172,389号中公开了一种半导体存储装置，其在栅极电极形成后于形成接触源极/漏极区的接触塞时在周边区形成多晶硅电阻器。另一方面，有源元件例如晶体管已经连续地以更高的程度集成，以日益增加的速度实现工作。然而，在作为无源器件的电阻器的情况，为了满足电路所需的大电阻值，限制了电阻器尺度的减小。也就是说，为了获得大的电阻值，应当增加电阻器的长度。然而，这种情况下，电阻器面积与芯片面积的比例增加，于是总的芯片面积增加，这与更高的集成度相悖。因此，高度集成半导体装置中采用的电阻器应具有小面积和充分大的电阻值。
技术实现思路
为解决上述问题，本专利技术提供了一种包括具有减小的面积的电阻器的半导体装置及其制备方法。本专利技术还提供了一种包括在减小的面积中具有充分大电阻值的电阻器的半导体装置及其制备方法。按照本专利技术的一方面，提供一种半导体装置，其包括具有充分大的电阻值和减小的面积的电阻器。该半导体装置包括设置在半导体衬底中以定义相互间隔的至少两个有源区的隔离绝缘层。阱电阻器图形设置在所述隔离绝缘层的下面以连接所述有源区。上电阻器图形设置在所述隔离绝缘层上位于所述有源区之间。电阻器连接器电连接所述有源区中选出的一个与所述上电阻器图形，使得所述阱电阻器图形和所述上电阻器图形串联连接。一实施例中，阱电阻器图形可以是掺有N型或P型杂质离子的杂质扩散层。另一实施例中，上电阻器图形可以是多晶硅层图形。该多晶硅层图形可以掺有N型或P型杂质离子。另一实施例中，上电阻器图形可以与多晶硅栅极电极同时形成。另一实施例中，阱电阻器图形在平面图中观察时可以具有矩形形状，并且具有对应于所述有源区之间的距离的长度和垂直于所述长度的宽度。这种情况下，上电阻器图形可以设置在所述阱电阻器图形上方，并且在平面图中观察时具有沿着与所述阱电阻器图形相同的长度方向和宽度方向的矩形形状。另一实施例中，可以通过隔离绝缘层在有源区之间定义至少一个半导体区。这种情况下，有源区和至少一个半导体区可以通过阱电阻器图形相互连接。而且，可以在半导体区的半导体衬底上设置电阻器间绝缘层，以使上电阻器图形与阱电阻器图形电绝缘。另一实施例中，可以在半导体衬底上设置层间绝缘层以覆盖上电阻器图形。这种情况下，电阻器连接器设置为穿过层间绝缘层。电阻器连接器可以是穿过层间绝缘层且既接触有源区中选出的一个也接触上电阻器图形的邻近选出的一个有源区的一个端部的电阻器接触塞。或者，电阻器连接器可以包括穿过层间绝缘层并接触有源区中选出的一个的第一电阻器接触塞，穿过层间绝缘层并接触上电阻器图形的邻近选出的一个有源区的一个端部的第二电阻器接触塞，以及设置在层间绝缘层上以连接第一和第二电阻器接触塞的电阻器连接互连。另一实施例中，可以进一步包括穿过层间绝缘层并接触有源区中另一个的第一互连接触塞和接触上电阻器图形的另一端部的第二互连接触塞。第一互连和第二互连可以设置在层间绝缘层上，以分别接触第一互连接触塞和第二互连接触塞。按照本专利技术的另一方面，提供一种制备半导体装置的方法。该方法包括在半导体衬底中形成隔离绝缘层以定义相互间隔的至少两个有源区。在半导体衬底中在隔离绝缘层的下面形成阱电阻器图形以连接有源区。在隔离绝缘层上在有源区之间形成上电阻器图形。形成电阻器连接器以电连接有源区中选出的一个与上电阻器图形的邻近选出的一个有源区的一个端部，使得阱电阻器图形和上电阻器图形串联连接。一实施例中，形成阱电阻器图形可以包括形成露出有源区和位于有源区之间的隔离绝缘层的掩模图形；以及使用该掩模图形作为离子注入掩模，将杂质离子注入半导体衬底中。另一实施例中，上电阻器图形可以由多晶硅层图形形成。这种情况下，上电阻器图形可以与多晶硅栅极电极同时形成。另一实施例中，形成隔离绝缘层可以进一步包括在有源区之间定义至少一个半导体区。这种情况下，形成阱电阻器图形前，可以在半导体区的半导体衬底上形成电阻器间绝缘层，以使上电阻器图形与阱电阻器图形电绝缘。另一实施例中，形成上电阻器图形之后，可以在半导体衬底上形成层间绝缘层以覆盖上电阻器图形。这种情况下，电阻器连接器可以形成为穿过层间绝缘层。另一实施例中，形成电阻器连接器可以包括构图层间绝缘层，以形成接连露出有源区中选出的一个和上电阻器图形的邻近选出的一个有源区的一个端部的电阻器接触孔；以及形成填充电阻器接触孔的电阻器接触塞。或者，形成电阻器连接器可以包括构图层间绝缘层，以形成分别露出有源区中选出的一个和上电阻器图形的邻近选出的一个有源区的一个端部的第一电阻器接触孔和第二电阻器接触孔；形成分别填充第一电阻器接触孔和第二电阻器接触孔的第一电阻器接触塞和第二电阻器接触塞；以及在层间绝缘层上形成电阻器连接互连以连接第一电阻器接触塞和第二电阻器接触塞。另一实施例中，在形成电阻器连接器时，可以同时形成穿过层间绝缘层接触有源区中另一个的第一互连接触塞和穿过层间绝缘层接触上电阻器图形的另一端部的第二互连接触塞。另一实施例中，形成上电阻器图形之后，可以形成绝缘间隔以覆盖上电阻器图形的侧壁。进一步，可以在半导体衬底的有源区的表面中形成掺有与所述阱电阻器图形相同导电类型的杂质离子且具有高于阱电阻器图形的杂质浓度的高掺杂层。附图说明通过参照附图详细地说明其示范性实施例，本专利技术的以上和其它特征和优点将变得更加明显，附图中图1是按照本专利技术一实施例的包括电阻器的半导体装置的平面视图；图2是沿图1所示I-I′线截取的截面视图；图3是按照本专利技术另一实施例的包括电阻器的半导体装置的平面视图；图4是沿图3所示II-II′线截取的截面视图；图5是按照本专利技术另一实施例的包括电阻器的半导体装置的平面视图；图6是沿图5所示III-III′线截取的截面视图；图7至10是示出按照本专利技术一实施例制备包括电阻器的半导体装置的方法的剖面视图；图11是示出按照本专利技术另一实施例制备包括电阻器的半导体装置的方法的剖面视图；图12和13是示出按照本专利技术另一实施例制备包括电阻器的半导体装置的方法的剖面视图。具体实施例方式现参照示出本专利技术优选实施例的附图，更加充分地说明本专利技术。但是，本专利技术可以实施为不同地形式，并且不应解释为限于这里举出的本文档来自技高网...

【技术保护点】
一种半导体装置，包括：　　　　设置在半导体衬底中以定义相互间隔的至少两个有源区的隔离绝缘层；　　　　设置在所述隔离绝缘层的下面以连接所述有源区的阱电阻器图形；　　　　设置在位于所述有源区之间的隔离绝缘层上的电阻器图形；以及　　　　电连接所述有源区中选出的一个与所述上电阻器图形的电阻器连接器，使得所述阱电阻器图形和所述上电阻器图形串联连接。

【技术特征摘要】
KR 2005-2-28 16824/051.一种半导体装置，包括设置在半导体衬底中以定义相互间隔的至少两个有源区的隔离绝缘层；设置在所述隔离绝缘层的下面以连接所述有源区的阱电阻器图形；设置在位于所述有源区之间的隔离绝缘层上的电阻器图形；以及电连接所述有源区中选出的一个与所述上电阻器图形的电阻器连接器，使得所述阱电阻器图形和所述上电阻器图形串联连接。2.按照权利要求1的装置，其中所述阱电阻器图形是掺有N型或P型杂质离子的杂质扩散层。3.按照权利要求1的装置，其中所述上电阻器图形是多晶硅层图形。4.按照权利要求3的装置，其中所述多晶硅层图形掺有N型或P型杂质离子。5.按照权利要求3的装置，其中所述上电阻器图形与多晶硅栅极电极同时形成。6.按照权利要求1的装置，其中所述阱电阻器图形在平面图中观察时具有矩形形状，并具有对应于所述有源区之间的距离的长度和垂直于所述长度的宽度。7.按照权利要求6的装置，其中所述上电阻器图形设置在所述阱电阻器图形上方，并且在平面图中观察时具有沿着与所述阱电阻器图形相同的长度方向和宽度方向的矩形形状。8.按照权利要求1的装置，进一步包括通过所述隔离绝缘层在所述有源区之间定义的至少一个半导体区。9.按照权利要求8的装置，其中所述有源区和所述至少一个半导体区通过所述阱电阻器图形相互连接。10.按照权利要求8的装置，进一步包括设置在所述半导体区的半导体衬底上的电阻器间绝缘层，以使所述上电阻器图形与所述阱电阻器图形电绝缘。11.按照权利要求1的装置，进一步包括设置在所述半导体衬底上的层间绝缘层以覆盖所述上电阻器图形，其中所述电阻器连接器设置为穿过所述层间绝缘层。12.按照权利要求11的装置，其中所述电阻器连接器包括穿过所述层间绝缘层既接触所述有源区中选出的一个也接触所述上电阻器图形的邻近选出的一个所述有源区的一个端部的电阻器接触塞。13.按照权利要求11的装置，其中所述电阻器连接器包括穿过所述层间绝缘层接触所述有源区中选出的一个的第一电阻器接触塞，穿过所述层间绝缘层接触所述上电阻器图形的邻近选出的一个所述有源区的一个端部的第二电阻器接触塞，以及设置在所述层间绝缘层上以连接所述第一和第二电阻器接触塞的电阻器连接互连。14.按照权利要求11的装置，进一步包括穿过所述层间绝缘层接触所述有源区中另一个的第一互连接触塞，和穿过所述层间绝缘层接触所述上电阻器图形的另一端部的第二互连接触塞。15.按照权利要求14的装置，进一步包括设置在所述层间绝缘层上的第一互连和第二互连，以分别接触所述第一互连接触塞和所述第二互连接触塞。16.按照权利要求1的装置，进一步包括设置在所述半导体衬底的所述有源区的表面上且掺有与所述阱电阻器图形相同导电类型的杂质离子的高掺杂层，其中所述高掺杂层的浓度高于所述阱电阻器图形的浓度。17.一种制备半导体装置的方法，包括在半导体衬底中形成隔离绝缘层以定义相互间隔的至少两个有源区；在所述半导体衬底中在所述隔离绝缘层的下面形成阱电阻器图形以连接所述有源区；...

【专利技术属性】
技术研发人员：吴明焕，姜熙晟，柳忠烈，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]