一半导体元件以及该半导体元件的制造方法与制造装置制造方法及图纸

本发明专利技术提供一半导体元件以及该半导体元件的制造方法与制造装置，特别是有关于在金属层的稀疏布局区域插入虚置图案的方法以及装置。虚置图案被用来解决因半导体的有效图案密度不平均而导致的研磨后薄膜厚度不平坦问题。本发明专利技术另说明一演算法，该演算法根据金属层有效图案决定虚置图案的尺寸和位置，其中步骤包括：首先以小型虚置填充环绕金属内连线，然后以大型虚置填充填补剩下的空白区域。本发明专利技术所述一半导体元件以及该半导体元件的制造方法与制造装置，可在使用化学机械研磨抛光一层间氧化膜时，防止不平坦表面形成。

【技术实现步骤摘要】

本专利技术是有关于插入虚置图案的方法以及装置，用以解决因有效图案密度不平均而导致的化学机械研磨不平坦问题。
技术介绍
自数十年前半导体元件第一次被提出以来，其几何尺寸已经大幅地缩小。集成电路大致遵循每两年减少一半尺寸的规则(通称摩尔定律)，即每隔两年一晶片上的元件数目成长为两倍。现今制造厂通常制造具有0.35微米甚至90纳米线宽的元件。电子组件制造的特色在于需要设计由大量微电子电路组成的零件。利用制程技术，可整合数个微电路于单一晶片上，以组成一集成电路(IC)。一集成电路各区域之间的内连线(interconnect)结构是晶片设计和制造过程中基本且必要的一环。在晶片制造过程接下来的几个步骤里，上述内连线被涂上一层或多层膜，其中包括介电层(dielectric layer)。因为上述内连线经常突起于基板(substrate)表面，导致其上的覆盖层具有不平坦表面。在一化学机械研磨(chemical mechanical polishing，CMP)过程中，上述不平坦表面造成一图案(pattern)，该图案对于产品具有可观且不良的影响。有效图案密度(pattern density)的不平均通常导致研磨后的薄膜(post-polish film)厚度不平均。通常建立一图案密度图，以评估各种布局图样(layoutfeatures)对于各区域经研磨后的状况的影响。该图案密度图显示其基板一特定区域的邻接图样(neighboring features)如何影响该特定区域经研磨后的状况。考虑化学机械研磨垫上的实际压力分布，在评量图案密度时必须适当地权量上述邻接图案。一有效图案密度图通常由以下步骤产生首先将全区布局分割成区域单位；然后使用一过滤器权量每一个上述区域单位对区域图案密度的影响。该有效图案密度图对于预测涂料集成电路的研磨结果特别有用。解决上述有效图案密度不平均的方法包括反回蚀(reverseetch-back)以及虚置填充(dummy fill)法。反回蚀利用蚀刻降低呈大区域凸起的高图案密度区域的膜厚度，以产生一平坦的膜，此动作即平坦化(planarizaton)。虚置填充法将一布局步骤加入设计流程中，通过引入填充结构来调整电路布局，使得低图案密度区域的图案密度升高。上述填充结构亦称虚置填充，功能为使覆盖于其上的膜层平坦，并无电子功能。换句话说，上述虚置填充提供的额外图案提升其布局中一特定区域的图案密度，使得整个集成电路图案密度平均。将一单位虚置图案呈一阵列安排于实际内连线区域以外整个布局上，以实现传统虚置填充。传统虚置填充结构的实际形状和尺寸通常由目前布局的设计规则决定。一智能型虚置填充法分析原始布局图案密度分布，并且设计一虚置填充结构以降低有效图案密度分布问题。另外，传统虚置填充法使用具有一致形状与尺寸的一单位虚置图案，并且重复该单位虚置图案，使其呈一阵列排列，以产生一完整虚置填充结构。上述单位虚置图案可具有不同的形状，例如方阵图案或矩形图案。如图1所示，1A至1D图解传统虚置填充法。其中1A、1B、1C各由不同形状的单位虚置图案组成。1D显示一基板100，其上散布有效图案110。传统虚置填充法重复使用一单位虚置填充图案填补基板的空白区域(即延伸区，extendedregions)。例如，1B显示使用一方阵图案填补基板100的延伸区。1C显示使用一矩形图案填补基板100的延伸区。1A显示使用由两个矩形图案部分重叠而成的一图案填补基板100的延伸区。1A、1B、1C皆可解决图案密度不平均问题。使用上述传统虚置填充法以及上述单位虚置填充图案有一个缺点，就是上述重复单位虚置填充图案的动作可能受一边界限制效应影响。因为传统虚置填充法忽略布局结构边界对上述重复单位虚置填充图案动作的影响。传统虚置填充法的另一个缺点是缺少图案密度控制，插入单位虚置填充图案将造成虚置图案密度缺乏灵活性。另一个缺点为布局相依性，将导致最后结构不平坦。最后一个缺点为上述传统虚置填充法将产生不对称的金属导线洼陷现象(dishing effect)，且对于具有小于65纳米栅极长度的新一代产品，其Rs变动(板层次模拟结果)可到达7％。此外，上述传统虚置填充法无法控制电路图案附近的图案密度，而上述智能型虚置填充法可解决此问题。上述传统虚置填充法的缺点，将降低上述虚置填充法有效控制化学机械研磨过程中所产生的过程变动量的能力。
技术实现思路
为解决现有技术中的上述问题，本专利技术是有关于一种设计虚置图案(dummy pattern)的方法，用以减少膜图案密度失配(filmpattern density mismatch)，其中包括提供一基板(substrate)，该基板上具有一布局图案密度分布(layout pattern densitydistribution)，根据至少一个位于该基板表面的内连线(interconnect)，定义该布局图案密度分布；定义一第一填充图案(fill pattern)，该第一填充图案具有多个小型虚置填充(dummyfill)并且定义一小型虚置填充阵列，根据上述内连线，上述小型虚置填充间隔地排列；判别位于该基板表面上的一延伸区(extendedregion)，该延伸区不包括上述小型虚置填充以及上述内连线；定义一第二填充图案，该第二填充图案具有至少一个大型虚置填充，上述大型虚置填充包含一部分该延伸区；其中上述第二填充图案定义一大型虚置填充阵列，该大型虚置填充阵列与上述小型虚置填充阵列为互相独立。本专利技术所述的半导体元件的制造方法，每一个上述小型虚置填充与上述内连线之间间隔一段距离。本专利技术所述的半导体元件的制造方法，上述内连线与上述大型虚置填充之间，至少被插入一个上述小型虚置填充。本专利技术所述的半导体元件的制造方法，上述内连线与基板的一边缘之间，至少被插入一个大型虚置填充。本专利技术所述的半导体元件的制造方法，该小型虚置填充阵列围绕上述内连线。另外，在紧邻上述内连线的周围区域上建立一禁区(forbiddenregion)。该禁区可定义位于上述小型或大型虚置填充两者或两者之一与上述内连线之间的区域，可经由对称地围绕上述内连线组成该禁区。另外，本专利技术的另提供一种半导体元件，其中包括一基板，该基板上具有一内连线；一第一填充图案，用以定义由多个小型虚置填充所组成的一小型虚置填充阵列，上述小型虚置填充间隔地相邻上述内连线排列；一第二填充图案，用以定义由多个大型虚置填充所组成的一大型虚置填充阵列，使得上述大型虚置填充位于上述基板中没有布局上述内连线与上述第一填充图案的区域；其中上述第一填充图案与第二填充图案为互相独立。本专利技术所述的半导体元件，上述小型虚置填充阵列与上述内连线之间具有一段距离。本专利技术所述的半导体元件，上述内连线与上述大型虚置填充之间，至少被插入一个小型虚置填充。本专利技术所述的半导体元件，上述小型虚置填充阵列围绕上述内连线。另外，本专利技术的另还提供一种半导体元件的制造装置，所述半导体元件的制造装置包括一机械可读介质，其上储存多个可执行指令，通过一微处理器执行上述可执行指令，实现一智能型虚置填充演算法，其中该机械可读介质执行该智能型虚置填充演算法的步骤包括提供一基板，该基板上具有一布局图案密度分布，该布局图案密度分布是根据该基板表面上至少本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，用以减少膜图案密度失配，其特征在于，所述半导体元件的制造方法包括：　　　　提供一基板，该基板上具有一布局图案密度分布，该布局图案密度分布是根据位于该基板表面的至少一个内连线来决定；　　　　定义一第一填充图案，该第一填充图案具有多个小型虚置填充并且定义一小型虚置填充阵列，根据上述内连线，该小型虚置填充阵列间隔地排列；　　　　判别一延伸区，该延伸区位于该基板表面上并且不包括上述小型虚置填充以及上述内连线；　　　　定义一第二填充图案，该第二填充图案具有至少一个大型虚置填充，上述大型虚置填充包含一部分上述延伸区；　　　　其中上述第二填充图案定义一大型虚置填充阵列，该大型虚置填充阵列与上述小型虚置填充阵列为互相独立。

【技术特征摘要】
US 2005-7-14 11/181,4331.一种半导体元件的制造方法，用以减少膜图案密度失配，其特征在于，所述半导体元件的制造方法包括提供一基板，该基板上具有一布局图案密度分布，该布局图案密度分布是根据位于该基板表面的至少一个内连线来决定；定义一第一填充图案，该第一填充图案具有多个小型虚置填充并且定义一小型虚置填充阵列，根据上述内连线，该小型虚置填充阵列间隔地排列；判别一延伸区，该延伸区位于该基板表面上并且不包括上述小型虚置填充以及上述内连线；定义一第二填充图案，该第二填充图案具有至少一个大型虚置填充，上述大型虚置填充包含一部分上述延伸区；其中上述第二填充图案定义一大型虚置填充阵列，该大型虚置填充阵列与上述小型虚置填充阵列为互相独立。2.根据权利要求1所述的半导体元件的制造方法，其特征在于，每一个上述小型虚置填充与上述内连线之间间隔一段距离。3.根据权利要求1所述的半导体元件的制造方法，其特征在于，上述内连线与上述大型虚置填充之间，至少被插入一个上述小型虚置填充。4.根据权利要求1所述的半导体元件的制造方法，其特征在于，上述内连线与基板的一边缘之间，至少被插入一个大型虚置填充。5.根据权利要求1所述的半导体元件的制造方法，其特征在于，该小型虚置填充阵列围绕上述内连线。6.根据权利要求1所述的半导体元件的制造方法，其特征在于，更包括定义一禁区，该禁区对称地围绕上述内连线，该禁区上不可以安排上述第一填充图案和上述第二填充图案。7.一半导体元件，其特征在于，所述半导体元件包括一基板，该基板上具有一内连线；一第一填充图案，用以定义一小型虚置填充阵列，该小型虚置填充阵列是多个小型虚置填充根据该上述内连线间隔地排列；一第二填充图案，用以定义一大型虚置填充阵列，该大型虚置填充阵列由多个大型虚置填充所组成，上述大型虚置填充位于该基板上没有布局上述内连线以及上述第一填充图案的区域；其中上述第一填充图案与第二填充图案的设计为互相独立。8.根据权利要求7所述的半导体元件，其特征在于，上述小型虚置填充阵列与上述内连线之间具有一段距离。9.根据权利要求7所述的半导体元件，其特征在于，上述内连线与上述大型虚置填充之间，至少被插入一个小型虚置填充。10.根据权利要求7所述的半导体元件，其特...

【专利技术属性】
技术研发人员：陈宪伟，蔡豪益，陈学忠，郑心圃，林建宏，林志涛，许仕勋，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]