【技术实现步骤摘要】
本专利技术涉及一种半导体装置之制造方法及半导体装置的技术，特别是涉及适用于如 下半导体装置之制造方法及半导体装置的有效技术，此种半导体装置使用有引线之打线 接合部经压溃加工的所谓压框。
技术介绍
在QFN (Quad Flat Non leaded package,四侧无引线扁平封装)等所代表的无引线封 装型半导体装置中，考虑到确保引线和焊接线的接合可靠性，有时使用压框，对在引线 中接合有焊接线的部分进行压溃加工(冲压)。此外，在无引线封装型半导体装置中，因有时引线较短而导致在塑封工序后产生脱 落，因此考虑到强化引线和塑封树脂的密着性，在引线表面的一部分中和塑封树脂相接 的部位，在和引线表面交叉的方向上设置凹槽(notch)。对于QFN而言，例如在日本专利特开2005 — 2768卯号公报(专利文献l)中有所揭 示。所述专利文献l中，揭示有如下技术在无引线封装型半导体装置的引线中，通过 蚀刻或压溃加工，使连接有焊接线的部分凹陷，并使焊接线的拱丝高度低于所述凹陷量， 由此使焊接线不致从封装体下表面露出。此外，在所述专利文献l中，揭示有如下技术在和引线中接合有焊接线...
【技术保护点】
一种半导体装置的制造方法，其特征在于，具有如下工序：（ａ）工序，准备引线框，所述引线框具有沿着厚度方向相互位于相反侧的第１主面及第２主面，且具有在每个单位区域中的芯片搭载部及多个引线；（ｂ）工序，在所述引线框的所述芯片搭载部的第２主面上，搭载所述半导体芯片；（ｃ）工序，通过焊接线电性连接所述半导体芯片和所述引线框的所述多个引线；（ｄ）工序，以覆盖所述多个引线的各引线的一部分，整个所述半导体芯片及整个所述焊接线的方式，形成封装体；（ｅ）工序，在所述多个引线中，对从所述封装体中露出的部分进行镀敷处理；以及（ｆ）工序，切割所述引线框的一部分，使所述封装体从所述引线框分开，且对所述...
【技术特征摘要】
JP 2006-9-14 2006-2491381. 一种半导体装置的制造方法，其特征在于，具有如下工序(a)工序，准备引线 框，所述引线框具有沿着厚度方向相互位于相反侧的第1主面及第2主面，且具有在每个单位区域中的芯片搭载部及多个引线；(b)工序，在所述引线框的所述芯片搭载部的第2主面上，搭载所述半导体芯片；(C)工序，通过焊接线电性连接所述 半导体芯片和所述引线框的所述多个引线；(d)工序，以覆盖所述多个引线的各 引线的一部分，整个所述半导体芯片及整个所述焊接线的方式，形成封装体；(e) 工序，在所述多个引线中，对从所述封装体中露出的部分进行镀敷处理；以及(f)工序，切割所述引线框的一部分，使所述封装体从所述引线框分开，且对所述(a) 工序中的引线框实施如下工序，(al)在所述引线框的所述多个引线的各引线的第 2主面中，在并未接合有所述焊接线且由所述封装体覆盖的部分中，在和所述多个 引线的各引线的第2主面交叉的方向上，以横切所述多个引线的各引线长度方向的 方式，形成凹槽，(a2)在所述引线框中所述多个引线的各引线第2主面上，对接 合有所述焊接线的部分，以相对靠近所述半导体芯片的位置的压溃量大于相对远离 所述半导体芯片的位置的压溃量的方式进行压溃加工，(a3)对所述引线框中所述 多个引线接合有所述焊接线的部分，实施镀敷处理。2. 根据权利要求l所述的半导体装置的制造方法，其特征在于，在所述(a)工序中所 述引线框的所述多个引线的各引线第2主面侧，接合有所述焊接线的部分，形成有 相对于所述多个引线的各引线第2主面倾斜的第3主面。3. 根据权利要求l所述的半导体装置的制造方法，其特征在于，所述U2)中所述引 线框的所述多个引线的各引线的压溃量，大于所述(a3)中的镀敷的厚度。4. 一种半导体装置的制造方法，其特征在于，具有如下工序(a)工序，准备引线 框，所述引线框具有沿着厚度方向相互位于相反侧的第1主面及第2主面，且具有在 每个单位区域中的芯片搭载部及多个引线；(b)工序，在所述引线框的所述芯片 搭载部的第2主面上，搭载所述半导体芯片；(c)工序，通过焊接线电性连接所述 半导体芯片和所述引线框的所述多个引线；(d)工序，以覆盖所述多个引线中的 各引线的一部分，整个所述半导体芯片及整个所述焊接线的方式，形成封装体；(e) 工序，在所述多个引线中，对从所述封装体中露出的部分进行镀敷处理；以及(f) 工序，切...
【专利技术属性】
技术研发人员：田中茂树，长谷部一，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]
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