堆栈式芯片封装结构及其制作方法技术

一种堆栈式芯片封装结构，包括一载板、一第一芯片、一第二芯片、一阻隔层以及一金属件。载板具有相对应的一上表面以及一下表面。第一芯片配置于载板的上表面上，且与载板电性连接。第二芯片配置于第一芯片上方，且与载板电性连接。阻隔层配置于第一芯片与第二芯片之间，其中阻隔层由一导电材料所组成。金属件连接于阻隔层的外周围，其中金属件与一接地端电性连接，使阻隔层通过金属件而接地。本发明专利技术更提出一种堆栈式芯片封装结构的制作方法。

【技术实现步骤摘要】

本专利技术是有关于一种芯片封装结构及其封装方法，且特别是有关于一种适用于射频芯片(RFchip)的堆栈式芯片封装结构及其封装方法。技术背景由于电子产业的蓬勃发展，大部分的电子产品均不断朝小型化、轻量 化和高速化的目标迈进，其中更有不少电子产品必须使用射频芯片，例如 将射频芯片与数字IC、射频芯片与数字信号处理器(Digital Signal Processor, DSP )、或射频芯片与基频芯片(Base Band, BB)等整合在 一起，藉以达到小型化或高速化的目标，惟由于射频芯片系属高频，因此 必须进行电磁屏蔽(shielding)处理，以避免信号的干扰。图1为习知一种堆栈式芯片封装结构的剖面示意图。请参照图1，堆 栈式芯片封装结构100包括一载板110、 一第一芯片120、一第二芯片130 以及一金属片140。载板110具有一上表面112以及一下表面114。第一 芯片120配置于上表面112,并与载板110电性连接。第二芯片130为一 射频芯片，其配置于第一芯片上方，并与载板110电性连接。金属片140 配置于第一芯片120及第二芯片130之间，并连接至一接地端150，用以 隔绝及防止第一芯片120的信号对于射频芯片的干扰。然而，设置于第一 芯片120与第二芯片130之间的金属片140会使整个堆栈式芯片封装结构 100的厚度增加，而无法达到电子产品所需的小型化、轻量化的要求。
技术实现思路
本专利技术提供一种，此封装结构是利 用芯片堆栈的技术将一芯片(如一基频芯片)与一射频芯片堆栈在一起，并 利用一由导电的环氧树脂所形成的隔绝层阻绝此芯片的信号对于射频芯片 的干扰，且不会增加整个堆栈式芯片封装结构的厚度。为解决上述问题，本专利技术提出一种堆栈式芯片封装结构，包括一载板、 一第一芯片、 一第二芯片、 一阻隔层以及一金属件。载板具有相对应的一 上表面以及一下表面。第一芯片配置于栽板的上表面上，且与载板电性连 接。第二芯片配置于第一芯片上方，且与载板电性连接。阻隔层配置于第 一芯片与第二芯片之间，其中阻隔层由一导电材料所组成。金属件连接于 阻隔层的外周围，其中金属件与一接地端电性连接，使阻隔层通过金属件 而接地。在本专利技术的一实施例中，上述载板包括多数个配置于下表面上的焊球。 在本专利技术的一实施例中，上述第一芯片包括一数字集成电路、 一数字信号处理器或是一基频芯片。在本专利技术的一实施例中，上述第一芯片通过覆晶接合方式或是打线接合方式与载板电性连接。在本专利技术的一实施例中，上述第二芯片包括一射频芯片。 在本专利技术的一实施例中，上述第二芯片通过打线接合方式与载板电性连接。在本专利技术的一实施例中，上述阻隔层由导电的环氧树脂所组成。 在本专利技术的一实施例中，上述接地端位于载板上。在本专利技术的一实施例中，上述金属件通过一打线导线与接地端电性连接。在本专利技术的一实施例中，上述堆栈式芯片封装结构更包括一封装胶体， 其中封装胶体是配置于载板上，且覆盖第一芯片、第二芯片、阻隔层以及 金属件。本专利技术另提出 一种堆栈式芯片封装结构的制作方法，其包括下列步骤: 首先，提供一线路基板，其具有相对应的一上表面以及一下表面。接下来， 设置一第一芯片于线路基板的上表面上。然后，电性连接第一芯片与线路 基板。接着，设置一金属件于第一芯片上，其中金属件具有一开口。再来, 配置一导电材料于金属件的开口中，并覆盖于第一芯片上，其中导电材料 系与金属件电性导接。之后，配置一第二芯片于金属件与导电材料上方； 最后，电性连接第二芯片与线路基板。在本专利技术的一实施例中，在上述配置第一芯片的步骤前，更包含提供 一黏着材料于线路基板的上表面。在本专利技术的一实施例中，在上述配置第一芯片的步骤后，更包含加热 黏着材料，以固着第一芯片于线路基板上。在本专利技术的一实施例中，在上述配置第二芯片的步骤后，更包含加热 黏着材料与导电材料，以同时固着第一芯片与第二芯片。本专利技术的堆栈式芯片封装结构是利用芯片堆栈的技术将射频芯片与其 它芯片(如基频芯片)堆栈在一起，并利用 一层由导电的环氧树脂形成的阻 隔层，以有效地阻隔位于射频芯片下方的芯片的信号对于射频芯片的干扰, 且不会增加整个堆栈式芯片封装结构的厚度。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举 较佳实施例，并配合所附图式，作详细说明如下。附图说明图1为习知一种堆栈式芯片封装结构的剖面示意图。图2为本专利技术一实施例的堆栈式芯片封装结构的剖面图。图3为本专利技术另 一 实施例的堆栈式芯片封装结构的剖面图。图4A至图4H为图2的堆栈式芯片封装结构的制作方法流程图。具体实施方式图2绘示为根据本专利技术的 一 实施例的堆栈式芯片封装结构的剖面示意 图。请参照图2，堆栈式芯片封装结构200适用于具有射频芯片的堆栈式 芯片封装结构，以减少射频芯片受到的干扰。堆栈式芯片封装结构200主要包括一载板210、 一第一芯片220、 一 第二芯片230、 一阻隔层240以及一金属件250。载板210具有相对应的 一上表面212以及一下表面214,而上述载板210可为印刷电路板(printed circuit board, PCB)、线路基板或芯片载板(chip carrier)等。另夕卜，载板210 的下表面214可选择性地配置多个焊球216,使堆栈式芯片封装结构200 可通过焊球216而与其它组件电性连接。210的上表面212上，且与载板210电性连 接。第一芯片220可为数字集成电路、数字信号处理器或是基频芯片等。 在本实施例中，第一芯片220以覆晶接合方式与载板210电性连接。更进 一步而言，第一芯片220朝向载板210的表面上具有多个凸块222，使第 一芯片220可通过凸块222而与载板210电性连接。除此的外，第一芯片 220亦可以其它方式与载板210电性连接，举例来说，第一芯片220亦可 以打线接合方式与载板210电性连接，本专利技术对于第一芯片220与载板210 之间电性连接的方式不作任何限制。第二芯片230配置于第一芯片220上方，且与载板210电性连接。第 二芯片230例如为射频芯片。在本实施例中，第二芯片230以打线接合方 式与载板210电性连接。详细来说，第二芯片230可通过一打线导线232 连接至载板210上的信号接点218。阻隔层240配置于第一芯片220与第二芯片230之间，其中阻隔层 240由一导电材料所组成。在本实施例中，阻隔层240可为用以将第二芯 片230固定于第一芯片220上的l占着材料，例如是导电的环氧树脂、热固 化环氧树脂或是光固化环氧树脂。金属件250连接于阻隔层240的外周围，且通过一打线导线254与位 于载板210上的接地端260连接，使阻隔层240通过金属件250而接地。 在此实施例中，金属件250是一环绕于阻隔层240的外周缘的环状金属件。 然而，金属件250亦可为一长条形的金属件，连接于阻隔层240的部分外 周缘，使阻隔层240通过长条形的金属件而接地即可。本专利技术对于金属件 250的形状不作任何限制。此外，堆栈式芯片封装结构200更可包括一封装胶体270,此封装胶 体270覆盖第一芯片220、第二芯片230、阻隔层240及金属件250,以 保护载板210上的各组件免于受损及受潮。由于射频芯片对噪声较敏本文档来自技高网...

【技术保护点】
一种堆栈式芯片封装结构，包括：载板，具有相对应的上表面以及下表面；第一芯片，配置于该载板的该上表面上，且与该载板电性连接；第二芯片，配置于该第一芯片上方，且与该载板电性连接；阻隔层，配置于该第一芯片与该第二芯片之间，其中该阻隔层由导电材料所组成；以及金属件，连接于该阻隔层的外周围，其中该金属件与一接地端电性连接，使该阻隔层通过该金属件而接地。

【技术特征摘要】
1.一种堆栈式芯片封装结构，包括载板，具有相对应的上表面以及下表面；第一芯片，配置于该载板的该上表面上，且与该载板电性连接；第二芯片，配置于该第一芯片上方，且与该载板电性连接；阻隔层，配置于该第一芯片与该第二芯片之间，其中该阻隔层由导电材料所组成；以及金属件，连接于该阻隔层的外周围，其中该金属件与一接地端电性连接，使该阻隔层通过该金属件而接地。2. 如权利要求1所述的堆栈式芯片封装结构，其中该基板包括多数个 配置于该下表面上的焊球。3. 如权利要求1所述的堆栈式芯片封装结构，其中该第一芯片包括数 字集成电路、数字信号处理器或是基频芯片。4. 如权利要求1所述的堆栈式芯片封装结构，其中该第一芯片通过覆 晶接合方式或是打线接合方式与该载板电性连接。5. 如权利要求1所述的堆栈式芯片封装结构，其中该第二芯片包括射 频芯片。6. 如权利要求1所述的堆栈式芯片封装结构，其中该第二芯片通过打 线接合方式与该载板电性连接。7. 如权利要求1所述的堆栈式芯片封装结构，其中该阻隔层由导电的 环氧树脂所组成。8. 如权利要求1所述的堆栈式芯片封装结构，其中该接地端位于该载 板上。9. 如权利要求8所述的堆栈式芯片封装结构，其中...

【专利技术属性】
技术研发人员：周哲雅，洪志斌，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]