掩模布局方法、半导体器件及其制造方法技术

本发明专利技术提供了一种掩模布局方法、半导体器件及其制造方法。所述半导体器件可包括主图案，第一虚设图案以及第二虚设图案。所述主图案可沉积于衬底上。所述第一虚设图案和所述第二虚设图案可围绕所述主图案的侧边沉积。所述第一虚设图案具有内部开放区域。所述第二虚设图案可沉积于所述第一虚设图案的所述内部开放区域，以使所述第一虚设图案围绕所述第二虚设图案。

【技术实现步骤摘要】

本专利技术涉及半导体领域，尤其涉及掩模布局方法、半导体器件以及用于 制造该半导体器件的方法。
技术介绍
半导体器件通常为多层结构。 一般使用沉积工艺或溅射工艺形成这种多 层结构中的每一层，并随后使用光刻工艺进行图案化。然而，存在以下情景，即由于半导体器件的衬底上图案尺寸和图案密度 的差异而导致的一些问题，因此开发了一起形成主图案和虚设图案的方法。
技术实现思路
本专利技术的实施例提供一种掩模布局方法、半导体器件以及用于制造该半 导体器件的方法，其中该半导体器件的制造方法使用通过该掩模布局方法形 成的掩模。根据本专利技术的实施例，提供具有新形状的虚设图案。根据本专利技术实施例，提供了能够生成一致图案的主题掩模布局方法。 根据本专利技术实施例，提供了能够增强图案密度的掩模布局方法。 根据本专利技术实施例，提供了能够简化设计工艺和制造工艺的掩模布局方法。根据本专利技术实施例的半导体器件包括主图案，其位于衬底上；第一虚 设图案，其位于所述主图案的侧边，所述第一虚设图案具有开放的内部区域; 以及第二虚设图案，其位于所述第一虚设图案的所述开放内部区域上。根据本专利技术实施例的制造半导体器件的方法包括以下步骤在衬底上形 成主图案；形成位于所述主图案的侧边的第一虚设图案，在该第一虚设图案 中包括有开放的空间区域；以及形成第二虚设图案，使所述第二虚设图案沉 积于所述第一虚设图案的所述开放空间区域上。 '根据本专利技术又一实施例的掩模布局方法可包括以下步骤形成第一虚设图案，该第一虚设图案中包括有开放空间；以及形成位于所述第一虚设图案 的所述开放空间上的第二虚设图案。下面结合附图和说明书详细描述本专利技术的一个或多个实施例，以使本发 明说明书、附图以及权利要求中的其他特征更加容易理解。附图说明图1为根据本专利技术实施例的半导体器件的平面视图； 图2为沿图1中线I-I'的横截面视图。图3A至图3E为用于描述根据本专利技术实施例的掩模布局方法的示意图。 具体实施例方式下面，将参考附图详细描述掩模布局方法、半导体器件以及用于制造该 半导体器件的方法。在下面的描述中，当提及层(或膜)位于另一层或衬底上(on)时， 应当理解为该层(或膜)可能直接位于另一层或衬底之上，或者还可能存在插 入层。进一步，当提及层位于另一层下(under)时，应当理解为该层可 能直接位于另一层之下，或者还可能存在一个或多个插入层。此外，当提及 层位于两层之间(between)时，应当理解为该层可能为两层之间的唯一 层，或者还可能存在一个或多个插入层。参考图1和图2，根据本专利技术实施例的半导体器件可包括主图案101， 第一虚设图案102，以及第二虚设图案103。主图案101可沉积于衬底100 上。第一虚设图案102和第二虚设图案103可围绕主图案101的侧边沉积。 可围绕第二虚设图案103提供第一虚设图案102。 g卩，提供第一虚设图案102 以围绕第二虚设图案103。在一实施例中，第一虚设图案102是在位于第二 虚设图案103下面的层中围绕第二虚设图案103。这里，第一虚设图案可为环状。在本专利技术的实施例中，第一虚设图案102 可以有四个相连的侧边区域和一个位于其中的开放空间。在一实施例中，第一虚设图案102可以为有源层虚设图案，而第二虚设 图案103可以为形成于该有源层虚设图案上的多晶(poly)层虚设图案。在本专利技术多个实施例中，由于第一虚设图案102围绕第二虚设图案103，因此能够提高图案的一致性。根据本专利技术的实施例，因为第一虚设图案102围绕第二虚设图案103， 虚设图案的结构能够很牢固。因为能够保证虚设图案的一致性，每个图案的临界直径(CD)是固定的 (regular)。根据本专利技术的多个实施例，围绕第二虚设图案103提供的第一虚设图案 102形成了一组(aset)。因此，能够简化掩模布局和制造工艺。下面，将参考图1和图2描述根据本专利技术实施例的用于制造该半导体器 件的方法。主图案101可形成于衬底IOO上。该主图案101可包括有源层图案，多 晶图案，金属图案，和/或接触图案。虽然在第一实施例中，主图案IOI图示 为有源层图案，本专利技术的实施例并不局限于此。包括内部空间区域的第一虚设图案102可形成于主图案101的侧边。可 在不同时间，分别采用不同掩模形成主图案101和第一虚设图案102。在其 他的实施例中，可于相同时间，使用一个掩模形成主图案101和第一虚设图 案102。第一虚设图案102可以为带有一个开放内部空间的环状。然而，第一虚 设图案102的形状不局限于环状。例如，该开放区域可以偏移第一虚设图案 的中心。形成第二虚设图案103以使第二虚设图案103沉积于第一虚设图案102 的开放内部空间区域上。可于包括第二虚设图案103的衬底100上形成层间介电质。虽然已将第一虚设图案102描述为有源层虚设图案，将第二虚设图案103 描述为多晶虚设图案，但本专利技术的实施例并不局限于此。图3A至图3E提供根据本专利技术实施例的掩模布局方法的示意图。参考图3C，使用根据本专利技术实施例的掩模布局方法形成第一虚设图案 102，其中该第一虚设图案102包含内部空间。如图3A所示，为了形成用于掩模布局的第一虚设图案102，第一母虚 设图案102a可用布局软件工具生成。如图3B所示，另一个第一母虚设图案102a可收縮以形成第三虚设图案。参考图3C,第一母虚设图案102a和第三虚设图案103a可综合以移除第 一母虚设图案102a与第三虚设图案103a重叠的部分，以便形成第一虚设图 案102。可利用任何可用的软件工具用于综合图案并移除第一母虚设图案 102a的一部分。此时，第一虚设图案102中包括有内部空间。如图3D所示，可形成第二虚设图案103。为了形成第二虚设图案103,可收縮第三虚设图案103a。相应地，当设计分别于不同层上形成虚设图案时，可重复利用用于形成 第一虚设图案102的第三虚设图案103a而不需要另外的虚设图案设计工艺。 因此，能够简化及精确掩模布局工艺，并降低数据负荷(databurden)。如图3E所示，在层的布局设计过程中，第二虚设图案103是沉积于第 一虚设图案102的内部空间上。在第二虚设图案103沉积于第一虚设图案102的内部空间上之后，可以 使用不同于第一虚设图案102的类型的虚设图案替换第二虚设图案103。例如，第一虚设图案102可以为有源虚设图案，而第二虚设图案103可 以为多晶虚设图案。因此，在縮小的的第三虚设图案置于第一虚设图案102 的内部空间上之后，当第三虚设图案103收縮时，可以选择多晶类型图案替 换最初用于第二虚设图案102所生成的有源层类型图案在一可选实施例中，在第二虚设图案103沉积于第一虚设图案102的内 部空间之前，可用不同与第一虚设图案102的类型的虚设图案替换第二虚设 图案103。根据本专利技术实施例，因为第一虚设图案102围绕第二虚设图案103，所 以能够极大地提高图案的一致性。此外，围绕第二虚设图案103的第一虚设图案102可形成一组，因此能 够简化设计虚设图案的数据负荷。另外，因为第一虚设图案102围绕第二虚设图案103以形成一组，所以 能够简化掩模布局工艺。根据本专利技术的实施例，因为第一虚设图案102围绕第二虚设图案103， 能够加强虚设图案的结构。根据本专利技术的实施本文档来自技高网...

【技术保护点】
一种半导体器件，包括：主图案，其位于衬底上；第一虚设图案，其位于所述主图案的侧边，所述第一虚设图案具有开放区域；以及第二虚设图案，其位于所述第一虚设图案的所述开放区域上。

【技术特征摘要】
KR 2007-5-10 10-2007-00456221. 一种半导体器件，包括主图案，其位于衬底上；第一虚设图案，其位于所述主图案的侧边，所述第一虚设图案具有开放区域；以及第二虚设图案，其位于所述第一虚设图案的所述开放区域上。2、 根据权利要求1所述的半导体器件，其中所述第一虚设图案围绕所 述第二虚设图案。3、 根据权利要求1所述的半导体器件，其中所述第一虚设图案为环形 形状。4、 根据权利要求1所述的半导体器件，其中所述第二虚设图案的形状 小于所述第 一虚设图案的所述开放区域。5、 根据权利要求1所述的半导体器件，其中所述第一虚设图案是有源 层虚设图案，而所述第二虚设图案是多晶虚设图案。6、 一种制造半导体器件的方法，包括以下步骤 在衬底上形成主图案；在所述主图案的侧边形成第一虚设图案，该第一虚设图案包括有开放空间；形成第二虛设图案，使得所述第二虚设图案沉积于所述第一虚设图案的 所述开放空间上。7、 根据权利要求6所述的制造半导体器件的方法，其中所述主图案和 所述第 一虚设图案同时形成于所述衬底上。8、 根据权利要求6所述的制造半导体器件的方法，其中所述第一虚设 图案为环形形状。9、 根据权利要求6所述的制造半导体器件的方法，其中所述第一虚设 图案为有源层虚设图案，而所述第二虚设图案为多晶虚设图案。10、 一种掩模布局方法，包括以下步骤-形成第一虚设图案，该第一虚设图案包括有开放空间； 在所述第一虚设图案的所述开放空间内形成第二虚设图案。11、 根据权利要求10所...

【专利技术属性】
技术研发人员：李相熙，曹甲焕，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]