用于实施基于模型的光刻引导的布局设计的方法技术

本发明专利技术公开一种用以产生有效的基于模型的亚分辨辅助特征(MB-SRAF)的方法。产生SRAF引导图，其中每个设计目标边缘位置为给定场点表决有关布置在该场点上的单像素SRAF将改善还是弱化整个过程窗口的空间图像。在一个实施例中，SRAF引导图被用于确定SRAF布置规则和/或用于微调已经布置的SRAFs。SRAF引导图可以直接用于在掩模布局中布置SRAFs。可以产生包括SRAFs的掩模布局数据，其中根据SRAFs引导图布置SRAFs。SRAF引导图可以包括这样的图像：即，在所述图像中如果像素被包括作为亚分辨辅助特征的一部分，每个像素值指示所述像素将是否对所述掩模布局中的特征的边缘行为提供正面贡献。

【技术实现步骤摘要】

本专利技术涉及一种用于光刻的分辨率增强技术，更具体地，涉及一种用于基于模型的光刻引导的布局的系统和方法。
技术介绍
例如，可以将光刻设备用在集成电路(IC)的制造中。在这种情况下，掩模可以包含对应于所述IC的单层的电路图案，并且可以将该图案成像到已经涂覆了一层辐射敏感材料(抗蚀剂)的衬底(硅晶片)上的目标部分(例如，包括一个或多个管芯)上。通常， 单个晶片将包含相邻目标部分的整个网络，所述相邻目标部分通过投影系统被一次一个地连续辐射。在一种类型的光刻投影设备中，通过将整个掩模图案一次曝光到所述目标部分上来辐射每一目标部分；这样的设备通常称作为晶片步进机。在可选的设备中，通常称为步进-扫描设备，通过沿给定的参考方向(“扫描”方向)在投影束下面逐步扫描掩模图案的同时，沿与该方向平行或反向平行的方向同步地扫描所述衬底台来辐射每一目标部分。因为，通常情况下，投影系统将具有放大因子(magnification factor)M(通常M< 1)，衬底台扫描的速度V将是掩模台扫描的速度的M倍。这里所述的更多有关光刻设备的信息可以从例如US 6，046，792中得到，在这里以参考的方式将其内容并入本文中。在使用光刻投影设备的制造过程中，掩模图案被成像到至少部分地由一层辐射敏感材料(抗蚀剂)覆盖的衬底上。在该成像步骤之前，衬底可以经过多种工序，例如涂底料、抗蚀剂涂覆和软烘烤。在曝光之后，衬底可以经过其它工序，例如曝光后烘烤(PEB)、显影、硬烘烤和成像特征的测量/检验。这一系列的工序被用作对器件(例如IC)的单层进行图案化的基础。然后，这样的图案化层可以经过多种处理，例如蚀刻、离子注入(掺杂)、 金属化、氧化、化学-机械抛光等，所有这些处理用于完成一个单层。如果需要几层，则对于每个新的层必须重复整个工序或其变体。最后，在衬底(晶片)上将形成器件的阵列。然后，这些器件通过例如划片(dicing)或切割等技术彼此分割开，然后独立的器件可以安装到连接到插脚等的载体上。为了简化起见，下文中投影系统可被称为“透镜”；然而，这个术语应该被广义地解释为包括各种类型的投影系统，包括例如折射式光学系统、反射式光学系统和反射折射式系统。辐射系统还可以包括根据用于引导、成形或控制投影辐射束的这些设计类型中的任意类型来操作的部件，并且这些部件在下文中还可以被统称为或单独地称为“透镜”。而且，光刻设备可以是具有两个或更多个衬底台(和/或两个或更多个掩模台)的类型。在这种 “多台”的装置中，附加的台可以并行地使用，或者可以在一个或更多个台上执行预备步骤的同时使用一个或更多个其它的台进行曝光。例如，在US 5，969，441中描述了双台光刻设备，在这里以参考的方式将其内容并入本文中。上面提及的光刻掩模包括对应于将要被集成到硅晶片上的电路部件的几何图案。 用来形成这种掩模的图案使用CAD (计算机辅助设计)程序来生成，这种过程通常被称为 EDA(电子设计自动化)。大多数CAD程序依照一系列预定的设计规则以便产生功能化掩模。这些规则通过工艺和设计限制来设定。例如，设计规则限定电路器件(例如栅极、电容等)或互连线之间的空间容许量，以便确保电路器件或线不会彼此以不希望的方式相互影响。通常，设计规则限制被称为“临界尺寸”(CD)。电路的临界尺寸可以被定义成线或孔的最小宽度或两条线或两个孔之间的最小空间。因此，CD决定所设计的电路的总的尺寸和密度。当然，集成电路制造的目标之一是在晶片上(通过掩模)忠实地复制原始电路设计。通过以更低的成本推动增强的器件功能，集成电路工业自从其开始就具有相当高的增长速度。实现这种增长的主要因素之一是光刻技术能够稳定地减小形成为集成电路图案的一部分的最小特征尺寸。特征尺寸与成本的稳定下降与相应的每个电路所印刷的特征的密度的增长通常被称为“摩尔定律”或光刻“路标”。光刻过程包括在掩模或掩模版(这里掩模和掩模版可互换使用)上形成主图像， 然后将图像从掩模投影到涂覆有抗蚀剂的半导体晶片上，以便在晶片上形成与意图限定功能元件(例如晶体管栅极、触点等)的设计相匹配的图案。越多次地成功地在设计规格内将主图案复制到晶片上，则每个最终的器件或“芯片”的成本将越低。到目前为止，掩模图案已经与晶片水平上所需的图案几乎精确地完全相同，除了由于曝光工具的成像缩小比率，掩模水平图案比晶片水平图案大几倍。通常，掩模通过在石英或其他透明衬底上沉积和图案化光吸收材料而形成。然而，掩模被放置在已知为“步进机”或“扫描器”的曝光工具中，在此将具有特定曝光波长的光引导通过掩模照射到晶片上。光被传播通过掩模的空白区域， 而在由吸收层覆盖的区域被衰减所需的量，通常在90-100%之间。通过掩模某些区域的光还会相移预期的相移角，通常是180度的整数倍。在由曝光工具的投影光学元件收集之后， 最终的空间图像图案被聚焦到晶片上。沉积在晶片表面上的光敏材料(光致抗蚀剂或抗蚀剂)与光相互作用，以在晶片上形成所需的图案，并且随后所述图案被转移到晶片上的基本层，以便根据熟知的工艺形成功能电路。在近几年，被图案化的特征尺寸已经显著地变得小于用于将掩模图案转移到晶片上的光的波长。这种朝向“亚波长光刻”的倾向已经导致难以在光刻工艺中保持充分的工艺裕量。当特征尺寸与波长的比率减小，由掩模和曝光工具形成的空间图像丧失对比度和锐度。该比率由&因子量化，定义为曝光工具的数值孔径(NA)乘以最小特征尺寸Wf除以波长λ，即Ic1 = NA -Wf/ λ。在选择曝光波长时存在受限的应用灵活性，同时曝光工具的数值孔径接近物理极限。结果，器件特征尺寸的持续减小需要光刻过程中的Ic1因子的越来越迅速的减小，即在光学成像系统的经典分辨率限制处或以下成像。能够实现低-Ic1光刻的新的方法已经使用掩模上的主图案，这种主图案不再是对最终的晶片水平图案的精确复制。掩模图案通常在图案特征的尺寸和位置(作为图案密度或间距的函数)方面进行调整。其他技术包括已知为光学临近效应校正或OPC的在掩模图案(“衬线”、“锤头(hammerhead)”以及其他图案)上附加或减去额外的角部；和附加根本不希望在晶片上复制的其他几何形状。这些非印刷的“辅助特征”(也已知为亚分辨辅助特征(SRAFs)或散射条)的唯一目的是为了提高“主特征”的可印刷性。通常，SRAFs是位于主特征附近的小条，使得主特征的可印刷性对焦距和/或剂量的变化有较强的稳定性。 所有这些方法通常被统称为分辨率增强技术(RET)。随着Ic1的减小，邻近效应的幅度显著增大。在目前高端设计中，越来越多的器件层需要RET，并且几乎每一个特征边缘都需要一定量的调整、以确保所印刷的图案将合理地类似想要的图案。这种大量的RET应用的实施和检验仅可能由详细的全芯片计算光刻过程建模来实现，并且这个过程通常被称为基于模型的 RET。(见 C. Spence 在 Proc. SPIE，Vol. 5751，pp 1-14(2005)上的文章"Full-Chip Lithography Simulation and Design Analysis-How OPC Is Changing IC Design 禾口 P. Martin et al.在 Proc. SPIE，585本文档来自技高网...

【技术保护点】

【技术特征摘要】
...

【专利技术属性】
技术研发人员：叶军，曹宇，冯函英，
申请(专利权)人：ASML荷兰有限公司，
类型：发明
国别省市：