互补式金属氧化物半导体晶体管的制作方法技术

本发明专利技术公开了一种互补式金属氧化物半导体（ＣＭＯＳ）晶体管的制作方法。该互补式金属氧化物半导体晶体管的制作方法是在完成栅极结构、轻掺杂漏极、源极／漏极掺杂区、或ＳＥＧ工艺之后，分别利用回蚀刻工艺回蚀刻覆盖第一型栅极结构的硬掩模层，以减少覆盖第一型与第二型栅极结构的硬掩模层的厚度差，因此后续工艺中因移除硬掩模层对栅极结构所造成的影响，以及对侧壁子甚或ＳＴＩ的耗损可有效避免。

【技术实现步骤摘要】

本专利技术涉及一种互补式金属氧化物半导体(complementary metal oxide semiconductor,以下简称为CMOS)晶体管的制作方法，尤指一种利用选择 性外延生长(selective印itaxial growth, SEG)的CMOS晶体管的制作方法。
技术介绍
随着半导体工艺线宽的不断缩小，MOS晶体管的尺寸亦不断朝向微型 化发展。针对现今半导体工艺线宽已发展至瓶颈的情况下，如何提升载流子 迁移率以增加MOS晶体管的速度，已成为目前半导体
中的一大课 题。而目前的技术中，已有利用选择性外延生长(selective epitaxial growth， 以下简称为SEG)方法，来制作MOS晶体管的源极/漏极区，以提升元件的 电性表现。例如具有增高式源极/漏极(raised source/drain)的晶体管具有良好 短沟道特性与低寄生电阻的优点，同时通过增高的外延层的存在，可避免形 成金属硅化物时过度消耗硅基底导致漏电流的困扰；而嵌入式源极/漏极 (recessed source/drain)则利用外延层与栅极沟道硅之间的应力作用，来加速载 流子迁移率，并可改善漏极引发能带降低效应(drain induced barrier lowering， DIBL)与击穿(punchthrough)效应、降低截止态漏电流、以及减少功率消耗的 优点。请参考图l至图4，图l至图4为已知CMOS晶体管的制作方法的示意 图。如图l所示，首先提供基底100,包含有N型阱102、 P型阱104。随后 在基底100上沉积多晶硅层与介电层(图未示)，并利用图案化的硬掩模层 (hard mask layer) 110作为蚀刻掩模，蚀刻多晶硅层，而在N型阱102与P 型阱104上分别形成包含有多晶硅层与介电层的栅极结构112与114。此外， N型阱102与P型阱104之间设置有用以电学隔离的浅沟隔离(shallow trench isolation) 106。请继续参阅图1。利用掩模(图未示)进行离子注入工艺，以在栅极,结 构112两侧的N型阱102中分别形成P型轻掺杂漏极(lightly doped drain,以下简称为LDD) 122。随后再利用另一掩模(图未示)进行另一离子注入工 艺，以在栅极114两侧的P型阱104中分别形成N型LDD 124。接下来，再 在栅极结构112、 114的侧壁分别形成侧壁子126。随后利用另一覆盖N型 阱102的掩模(图未示)、硬掩模层110、以及侧壁子126作为离子注入工艺 中的掩模，在栅极结构114与侧壁子126两侧的P型阱104中分别形成N型 源才及/漏4及144。请参阅图2与图3。接下来，在基底100上形成覆盖层(cap layer)130， 覆盖层130覆盖P型阱104区域。覆盖层130、硬掩模层110、侧壁子126 是用以作为蚀刻工艺中的蚀刻掩模，用以在栅极结构112两侧的N型阱102 内分别形成如图3所示的凹槽(recess) 140。请参阅图4。随后进行SEG工艺，以在凹槽140中分别形成外延层142。 外延层142的材料可为硅、锗化硅(SiGe)等。通常，在进行形成凹槽140之 前，或者形成外延层142之后，是利用覆盖层130、硬掩模层110、以及侧 壁子126作为掩模，进行离子注入工艺，使得SEG工艺所得的外延层142 可作为源极/漏极。而为了改善半导体材料的栅极结构112、 114与后续形成 的接触插塞(contact plug)间的欧米接触(Ohmic contact),接下来将覆盖P型阱 104的覆盖层130与覆盖栅极结构112、 114的硬掩模层110移除，而进行自 动对准金属硅化物(self-aligned silicide,以下简称为Salicide)工艺，在栅极结 构112、 114与源极漏极142、 144的表面形成金属硅化物。请继续参阅图4。为避免硬掩模层110过薄，导致多晶硅层在SEG工艺 中暴露出来，而在栅极结构112上生成不需要的外延层，硬掩模层110具有 较厚的厚度。值得注意的是，位于N型阱102的硬掩模层110与侧壁子126 是在蚀刻凹槽140时作为蚀刻掩模，因此栅极结构112上方的硬掩模层110 的厚度会随蚀刻中所产生的耗损而减少。然而覆盖栅极结构114的硬掩模层 110却因由覆盖层130保护，而不受到耗损。此外，栅极结构112上方的硬 掩模层110的耗损不仅发生于蚀刻工艺中，举凡凹槽140蚀刻后清洗、以及 SEG工艺前清洗等，都会耗损栅极结构112上方的硬掩模层110。因此相较 于位于栅极结构114上方，由覆盖层130保护的硬掩模层110而言，两栅极 结构上方的硬掩模层110具有悬殊的厚度差，此厚度差约为400至500埃 (angstrom)。请参阅图5与图6，图5与图6分别为PMOS与NMOS的扫描电子显微镜照片。如图5与图6所示，由于PMOS与NMOS上方的硬掩模层的厚 度差，在同时移除硬掩模层110与覆盖层130的移除工艺中，为了完全移除 P型阱104中的覆盖层130与硬掩模层110,常会使得N型阱102中的硬掩 模层110不但被移除，还会伤及原本由硬掩^^莫层IIO保护的栅极结构112， 并耗损侧壁子126的衬垫氧化层(liner oxide)，甚至造成侧壁子126的剥落， 影响后续Salicide工艺中金属硅化物生成的位置。同时移除工艺中，也可能 对STI 106造成耗损，使得金属硅化物得以钻入STI 106下方，造成漏电流 (current leakage)的现象。
技术实现思路
因此，本专利技术于此提供一种CMO晶体管的制作方法，以改善已知技术 中因PMOS与NMOS的硬掩模层高度差造成的影响。根据本专利技术的权利要求，提供一种CMO晶体管的制作方法。该方法包 含有提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构， 该栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层。接下来进行 源极/漏极形成工艺(source/drain formation)，在该第 一型栅极结构两侧的该基 底内分别形成第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底 内分别形成第二型源极/漏极掺杂区。随后进行回蚀刻(etchingback)工艺，以 回蚀刻并薄化该第一型栅极结构上的该硬掩模层。之后进行蚀刻工艺，通过 图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽 (recess);进行选择性外延生长(selective epitaxial growth, SEG)工艺，以在该 凹槽内分别形成外延层。根据本专利技术的权利要求，另提供一种CMOS晶体管的制作方法。该方 法包含有以下步骤，首先提供基底，在该基底上形成至少一第一型栅极结构 与第二型栅极结构，该第 一型栅极结构与该第二型栅极结构分别包含有栅极 介电层、栅极导电层、与硬掩模层。接下来进行轻掺杂漏极(lightly d叩ed drain， LDD)掺杂工艺，在该第一型栅极结构两侧的该基底内分别形成第一 型轻掺杂漏极，并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺 杂漏极。进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模 层。随本文档来自技高网...

【技术保护点】
一种互补式金属氧化物半导体晶体管的制作方法，包含有以下步骤：　提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层；　进行源极／漏极形成工艺，在该第一型栅极结构两侧的该基底内分别形成第一型源极／漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型源极／漏极掺杂区；　进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模层；　进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽；以及　进行选择性外延生长工艺，以在该凹槽内分别形成外延层。

【技术特征摘要】
1.一种互补式金属氧化物半导体晶体管的制作方法，包含有以下步骤提供基底，在该基底上形成至少一第一型栅极结构与第二型栅极结构，该栅极结构分别包含有栅极介电层、栅极导电层、与硬掩模层；进行源极/漏极形成工艺，在该第一型栅极结构两侧的该基底内分别形成第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分别形成第二型源极/漏极掺杂区；进行回蚀刻工艺，以回蚀刻并薄化该第一型栅极结构上的该硬掩模层；进行蚀刻工艺，通过图案化覆盖层蚀刻该第二型栅极结构两侧的该基底，以分别形成凹槽；以及进行选择性外延生长工艺，以在该凹槽内分别形成外延层。2. 如权利要求1所述的方法，还包含轻掺杂漏极掺杂工艺，进行于该源 极/漏极形成工艺之前，以在该第 一型栅极结构两侧的该基底内分别形成第一 型轻掺杂漏极，并在该第二型栅极结构两侧的该基底内分别形成第二型轻掺 杂漏极。3. 如权利要求2所述的方法，还包含一步骤，进行于该轻掺杂漏极掺杂 工艺之后，以在该第一型栅极结构与该第二型栅极结构两侧分别形成侧壁子。4. 如权利要求1所述的方法，其中该硬掩模层包含有氧化硅、氮化硅、 氮氧化硅、碳氮化硅、碳化硅、含氧碳化硅、或多硅氮化硅。5. 如权利要求1所述的方法，其中该硬掩模层具有一厚度，且该厚度约 为400至600埃。6. 如权利要求5所述的方法，其中该回蚀刻工艺薄化该硬掩模层的范围 约为0至400埃。7. 如权利要求l所述的方法，其中该源极/漏极形成工艺包含有 进行第 一 离子注入步骤，通过图案化第 一光刻胶形成该第二型源极/漏极掺杂区；去除该图案化第一光刻胶；进行第二离子注入步骤，通过图案化第二光刻胶形成该第 一型源极/漏极 掺杂区； 去除该图案化第二光刻胶；以及利用稀释氟化氢进行湿法清洗步骤，移除残余的该光刻胶。8. 如权利要求7所述的方法，其中该回蚀刻工艺进行于形成该图案化第 二光刻胶之后，利用该图案化第二光刻胶作为掩模以薄化该第 一型栅极结构 上的该硬掩模层。9. 如权利要求7所述的方法，其中该回蚀刻工艺进行于该第二离子注入 步骤之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结构上的 该石更掩纟莫层。10. 如权利要求l所述的方法，其中该回蚀刻工艺包含有干蚀刻工艺或 湿蚀刻工艺。11. 如权利要求1所述的方法，其中该图案化覆盖层具有一厚度，且该 厚度约为150至250埃。12. 如权利要求1所述的方法，其中该第一型栅极结构与该第二型栅极 结构分别设置于第一有源区域与第二有源区域，且该第一有源区域与该第二 有源区域通过浅沟隔离电学隔离。13. 如权利要求12所述的方法，其中该第一有源区域为P型阱，而该 第二有源区域为N型阱。14. 如权利要求13所述的方法，其中该第一型轻掺杂漏极为N型轻掺 杂漏极，而该第二型轻掺杂漏极为P型轻掺杂漏极。15. 如权利要求13所述的方法，其中该第一型源极/漏极掺杂区为N型 源极/漏极掺杂区，而该第二型源极/漏极掺杂区为P型源极/漏极掺杂区。16. 如权利要求13所述的方法，其中该外延层包含有锗化硅。17. 如权利要求12所述的方法，其中该第一有源区域为N型阱，而该 第二有源区域为P型阱。18. 如权利要求17所述的方法，其中该第一型轻掺杂漏极为P型轻掺 杂漏极，而该第二型轻掺杂漏极为N型轻掺杂漏极。19. 如权利要求17所述的方法，其中该第一型源极/漏极掺杂区为P型 源极/漏极掺杂区，而该第二型源极/漏极掺杂区为N型源极/漏极掺杂区。20. 如权利要求17所述的方法，其中该外延层包含有碳化硅。21. 如权利要求1所述的方法，还包含移除该图案化覆盖层与该硬掩模 层的步骤，进行于形成该外延层之后。22. 如权利要求21所述的方法还包含金属硅化物工艺，进行于移除该图案化覆盖层与该硬掩模层之后。23. —种互补式金属氧化物半导体晶体管的制作方法，包含有以下步骤 提供基底，在该基底上形成至少 一第 一型栅极结构与第二型栅极结构，该第 一型栅极结构与该第二型栅极结构分别包含有栅极介电层、栅极导电 层、与硬掩模层;进行轻掺杂漏极掺杂工艺，在该第 一型栅极结构两侧的该基底内分别形 成第 一型轻掺杂漏极，并在该第二型栅极结构两侧的该基底内分别形成第二 型轻掺杂漏极；进行回蚀刻工艺，以回蚀刻并薄化该第 一型栅极结构上的该硬掩模层；进行源才及/漏极形成工艺，在该第 一型栅极结构两侧的该基底内分别形成 第一型源极/漏极掺杂区，并在该第二型栅极结构两侧的该基底内分別形成第 二型源极/漏极掺杂区；进行蚀刻工艺，通过图案化覆盖层蚀刻在该第二型栅极结构两侧的该基 底，以分别形成凹槽；以及进行选4奪性外延生长工艺，以在该凹槽内分别形成外延层。24. 如权利要求23所述的方法，其中该硬掩模层包含有氧化硅、氮化硅、 氮氧化硅、碳氮化硅、碳化硅、含氧碳化硅、多硅氮化硅。25. 如权利要求23所述的方法，其中该硬掩模层具有一厚度，且该厚度 约为400至600埃。26. 如权利要求25所述的方法，其中该回蚀刻工艺薄化该硬掩模层的范 围约为0至400埃。27. 如权利要求23所述的方法，其中该轻掺杂漏极掺杂工艺还包含有 进行第一离子注入步骤，通过图案化第一光刻胶形成该第二型轻掺杂漏极；去除该图案化第一光刻胶；进行第二离子注入步骤，通过图案化第二光刻胶形成该第 一型轻掺杂漏极；去除该图案化第二光刻胶；以及利用稀释氟化氢进行湿法清洗步骤，移除残余的该光刻胶。28. 如权利要求27所述的方法，其中该回蚀刻工艺进行于形成该图案化 第二光刻胶之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结 构上的该硬掩模层。29. 如权利要求27所述的方法，其中该回蚀刻工艺进行于该第二离子注 入步骤之后，利用该图案化第二光刻胶作为掩模以薄化该第一型栅极结构上 的该硬掩模层。30. 如权利要求23所述的方法，其中该回蚀刻工艺包含有干蚀刻工艺或 湿蚀刻工艺。31. 如权利要求23所述的方法，还包含一步骤，进行于该源极/漏极形 成工艺之前，以在该第一型栅极结构与该第二型栅极结构两侧分别形成侧壁 子。32. 如权利要求23所述的方法，其中该图案化覆盖层具有一厚度，且该 厚度约为150至250埃。33. 如权利要求23所述的方法，其中该第一型栅极结构与该第二型栅极 结构分别设置于第 一有源区域与第二有源区域，且该第 一有源区域与该第二 有源区域通过浅沟隔离电学隔离。34. 如权利要求33所述的方法，其中该第一有源区域为P型阱，而该 第二有源区域为N型阱。35. 如权利要求34所述的方法，其中该第一型轻掺杂漏极为N型轻掺 杂漏极，而该第二型轻掺杂漏极为P型轻掺杂漏极。36. 如权利要求34所述的方法，其中该第一型源极/漏极掺杂区为N型 源极/漏极掺杂区，而该第二型源极/漏极掺杂区为P型源极/漏极掺杂区。37. 如权利要求34所述的方法，其中该外延层包含有锗化硅。38. 如权利要求33所述的方法，其中该第一有源区域为N型阱，而该 第二有源区域为P型阱。39. 如权利要求38所述的方法，其中该第一型轻摻杂漏极为P型轻掺 杂漏极，而该第二型轻掺杂漏极为N型轻掺杂漏极。40. 如权利要求38所述的方法，其中该第一型源极/漏极掺杂区为P型 源极/漏极掺杂区，而该第二型源极/漏极摻杂区为N型源极/漏极掺杂区。41. 如权利要求38所述的方法，其中该外延层包含有碳化硅。42. 如权利要求23所述的方法，还包含移除该图案化覆盖层与该...

【专利技术属性】
技术研发人员：梁佳文，黄正同，丁世汎，吴志强，徐世杰，郑礼贤，李坤宪，吴孟益，洪文瀚，郑子铭，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]