ＳｉＮ掩蔽技术制备纳米级ＣＭＯＳ集成电路的方法技术

本发明专利技术公开了一种ＳｉＮ掩蔽技术制备纳米级ＣＭＯＳ集成电路的方法。其过程为：制造出Ｎ／Ｐ阱，并在Ｎ／Ｐ阱上生长Ｐｏｌｙ－Ｓｉ／ＳｉＮ／Ｐｏｌｙ－Ｓｉ多层结构；将最上层的Ｐｏｌｙ－Ｓｉ刻蚀成一个窗口，再淀积一层ＳｉＮ；刻蚀衬底表面上的ＳｉＮ，保留Ｐｌｏｙ－Ｓｉ侧壁的ＳｉＮ；利用Ｐｌｏｙ－Ｓｉ与ＳｉＮ的刻蚀速率比（１１∶１），刻蚀ＳｉＮ表面的Ｐｌｏｙ－Ｓｉ；刻蚀衬底表面上除ＳｉＮ侧壁区域以外的ＳｉＮ露出底层Ｐｌｏｙ－Ｓｉ；再利用Ｐｌｏｙ－Ｓｉ与ＳｉＮ的刻蚀速率比，刻蚀掉ＳｉＮ侧壁保护区域以外的Ｐｌｏｙ－Ｓｉ，形成ｎ／ｐＭＯＳＦＥＴ的栅极，并在阱区上淀积一层ＳｉＯ↓［２］；离子注入自对准形成ｎ／ｐＭＯＳＦＥＴ的源、漏区，形成ｎ／ｐＭＯＳＦＥＴ器件；光刻器件的互连线形成导电沟道４５～９０纳米的ＣＭＯＳ集成电路。本发明专利技术能够在微米级Ｓｉ集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高３～５代的ＣＭＯＳ集成电路。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及一种利用现有的微米级 Si集成电路制造工艺，制造纳米级Si集成电路的方法。
技术介绍
信息产业是国民经济的支柱产业，它服务于国民经济各个领域，微电子技 术是信息产业的关键，集成电路更是关键中的关键。集成电路自1958年问世 以来，发展速度惊人，成为了信息科学技术的核心和国民经济发展、国防建设 的基石，对世界政治、经济和文化产生了巨大的影响。作为人类历史上发展最 快、影响最大、应用最广泛的技术，集成电路已成为衡量一个国家科学技术水 平、综合国力和国防力量的重要标志。对于整机系统中集成电路采用多少更是 其系统先进性的直接表征。全世界数以万亿美元的设备和技术投人，已使微电子技术，尤其是Si基 工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其 工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是 主流技术，Si集成电路产品是主流产品，占集成电路产业的90%以上。尽管 微电子学在化合物半导体和其它新材料方面的研究以及在某些领域的应用取 得了很大的进展，但在今后的10 20年，微电子技术仍将以尺寸不断縮小的 Si基CMOS集成电路工艺作为主流技术，并广泛应用于与生产、生活息息相 关的国民经济的各个领域。上世纪六十年代中期，美国仙童公司的高登.摩尔博士发表了以后闻名于 世的摩尔定律，该定理指出集成电路芯片上的晶体管数目，约每18个 月增加1倍，性能也提升l倍。同时，集成电路的单位功能成本平均每年降低 25%左右。40多年来，世界半导体产业始终按照这条定律不断地向前发展。2004 年2月23日英特尔首席执行官克莱格，贝瑞特在东京举行的全球信息峰会上表 示，摩尔定律将在未来15到20年依然有效。推动摩尔定律继续前进的技术动 力是不断縮小芯片的特征尺寸。目前，国外90nm技术已经进入规模生产阶段，60nm技术处在导入期，45nm技术正在作前期研发工作，按照国际半导体 技术发展路线图ITRS， 2010年45nm技术可以进入规模生产，2018年是18證。 要制造如此小的特征尺寸的CMOS集成电路，就需要新一代的工艺设备， 因为目前尚没有能够较好地解决在现有的设备上制造下一代芯片的技术，因此 只能通过工艺设备的更新提高工艺技术水平。经过多年的积累，目前全世界在 微电子产业中的设备和技术投入超过万亿美元，如果仅仅通过设备的更新换代 获得工艺技术的提升，将每18个月淘汰一代设备，这将造成巨大的资源和能 源的浪费，导致生产成本上升，因此，这种现状严重制约了半导体行业的发展。
技术实现思路
本专利技术的目的在于提供一种SiN掩蔽技术制备纳米级CMOS集成电路的 方法，以实现在不改变现有设备和增加成本的条件下，用微米级工艺制备出导 电沟道为45 90nrn的CMOS集成电路。为实现上述目的，本专利技术提供的制备纳米级CMOS集成电路的方法，按 如下步骤进行第一步.在Si衬底上热氧化一层Si02缓冲层,在该缓冲层上淀积一层SiN， 用于阱区注入的掩蔽；第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱的注入 和推进，在Si衬底分别形成N阱和P阱；第三步.刻蚀掉N阱和P阱上部及其之间的SiN层和Si02层，然后再在 整个衬底表面生长一层Si02缓冲层和SiN层，在SiN层上光刻、氧化形成隔 离区；第四步.在N阱和P阱上热氧化生长4 8nm厚的Si02栅介质层，再分别 在N阱和P阱上淀积一层120 150nm厚的p型掺杂的Ploy-Si层和n型掺杂 的Ploy-Si层，作为栅极，掺杂浓度>10(20)cm3;第五步.在Ploy-Si上淀积生长一层厚度为20 60nm的SiN,作为栅极的 保护层；第六步.在SiN层上再淀积一层120nm厚的Ploy-Si，作为制造过程中的辅 助层，辅助生成侧壁；第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口；第八步.在整个Si衬底上淀积一层60 130nm厚的SiN介质层，覆盖整 个表面；第九步.刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN;利用Ploy-Si 与SiN的刻蚀速率比(11: 1)，刻蚀SiN表面的Ploy-Si;刻蚀衬底表面上除 SiN侧壁区域以外的SiN露出底层Ploy-Si;再利用Ploy-Si与SiN的刻蚀速率 比，刻蚀掉SiN侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极，并在 阱区上淀积一层4 8nm厚的Si02，形成栅极侧壁的保护层；第十步.分别在P阱区进行n型离子注入，自对准生成nMOSFET的源区 和漏区，在N阱区进行p型离子注入，自对准生成pMOSFET的源区和漏区；第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成电沟道为45 90nm的CMOS集成电路。所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺 加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2 3.5^irn。所述的栅极长度根据第八步淀积的SiN厚度确定，通常取45 90nm。本专利技术具有如下优点1. 本专利技术由于利用了等离子刻蚀工艺中Ploy-Si与SiN的刻蚀速率比和自对 准工艺，可以在微米级Si集成电路工艺平台上制造出导电沟道45 90nm的 CMOS集成电路；2. 由于本专利技术所提出的工艺方法均为现有的微米级Si集成电路工艺平台 中成熟的工艺方法，因此，本专利技术所提出的纳米级CMOS集成电路实现方法 与现有的微米级Si集成电路工艺相兼容；3. 由于本专利技术所提出的工艺方法均可在现有的微米级Si集成电路工艺平 台中实现，因此可以在不用追加任何资金和设备投入的情况下，使现有的微米 级Si集成电路工艺平台的制造能力大幅提高，并使其制备的CMOS集成电路 的性能提高3 5代；4. 由于本专利技术所提出的工艺方法可以实现导电沟道45 90nm的CMOS集 成电路，因此，随着导电沟道尺寸的减小，集成电路的集成度可以大幅提高， 从而降低了集成电路单位面积的制造成本；5. 由于用本专利技术工艺方法制备的CMOS集成电路中器件的导电沟道小，因此，集成电路的工作频率显著提高，实现了国内集成电路加工水平的跨越式发展。附图说明图1是本专利技术工艺流程图2是用本专利技术方法制备CMOS集成电路的过程示意图。 具体实施例方式以下参照附图1和附图2，对本专利技术制备纳米级CMOS集成电路的工艺 流程作进一步详细描述。实施例1:在Si衬底上制备导电沟道为45nrn的CMOS集成电路，具体步骤如下步骤l，淀积掩蔽层，如图2 (a)所示。(la)选取晶向为<100>、掺杂浓度为10cm's左右的p型Si衬底片1;(lb)在衬底上热氧化一层40nrn厚的Si02缓冲层2;(lc)在Si02缓冲层上用低压化学汽相淀积LPCVD的方法淀积lOOnm厚 的SiN层3，用于阱区注入的掩蔽。步骤2，形成阱区，如图2 (b)所示。(2a)在SiN层3上按照相间顺序分别光刻P阱区域4和N阱区域5;(2b)在P阱区域注入硼形成p型区域，在P阱区表面热氧化生成Si02， 同时进行P阱推进，在衬底1上形成P阱4;(2c)在N阱区域注入磷形成n型区域，在N阱区表面热氧化生成Si02 层，同时进行N阱推进，在衬本文档来自技高网...

【技术保护点】
一种ＳｉＮ掩蔽技术制备纳米级ＣＭＯＳ集成电路的方法，按如下步骤进行：　第一步．在Ｓｉ衬底（１）上热氧化一层ＳｉＯ↓［２］缓冲层（２），在该缓冲层上淀积一层ＳｉＮ（３），用于阱区注入的掩蔽；　第二步．在ＳｉＮ层上分别光刻Ｎ阱和Ｐ阱，同时进行Ｎ阱和Ｐ阱推进，在Ｓｉ衬底（１）分别形成Ｐ阱（４）和Ｎ阱（５）；　第三步．刻蚀掉Ｐ阱（４）和Ｎ阱（５）上部及其之间的ＳｉＮ层和ＳｉＯ↓［２］层，然后再在整个衬底表面生长一层ＳｉＯ↓［２］缓冲层和ＳｉＮ层，在ＳｉＮ层上光刻场隔离区，氧化形成隔离区（６）；　第四步．在Ｎ阱和Ｐ阱上热氧化生长４～８ｎｍ厚的ＳｉＯ↓［２］栅介质层（７），再分别在Ｎ阱和Ｐ阱上淀积一层１２０～１５０ｎｍ厚的ｐ型掺杂的Ｐｌｏｙ－Ｓｉ层（８ａ）和ｎ型掺杂的Ｐｌｏｙ－Ｓｉ层（８），作为栅极，掺杂浓度＞１０↑［２０］ｃｍ↑［－３］；　第五步．在Ｐｌｏｙ－Ｓｉ上淀积生长一层厚度为２０～６０ｎｍ的ＳｉＮ（９），作为栅极的保护层；　第六步．在ＳｉＮ层上再淀积一层１２０ｎｍ厚的Ｐｌｏｙ－Ｓｉ（１０），作为制造过程中的辅助层，辅助生成侧壁；　第七步．在Ｐｌｏｙ－Ｓｉ的区域中刻蚀出符合电路要求的窗口（１０ａ）；　第八步．在整个Ｓｉ衬底上淀积一层６０～１３０ｎｍ厚的ＳｉＮ介质层（１１），覆盖整个表面；　第九步．刻蚀衬底表面上的ＳｉＮ，保留Ｐｌｏｙ－Ｓｉ侧壁的ＳｉＮ；利用Ｐｌｏｙ－Ｓｉ与ＳｉＮ的刻蚀速率比（１１∶１），刻蚀ＳｉＮ表面的Ｐｌｏｙ－Ｓｉ；刻蚀衬底表面上除ＳｉＮ侧壁区域以外的ＳｉＮ露出底层Ｐｌｏｙ－Ｓｉ；再利用Ｐｌｏｙ－Ｓｉ与ＳｉＮ的刻蚀速率比，刻蚀掉ＳｉＮ侧壁保护区域以外的Ｐｌｏｙ－Ｓｉ，形成ｎＭＯＳＦＥＴ的栅极（ｓ）和ｐＭＯＳＦＥＴ的栅极（ｓａ），并在阱区上淀积一层４～８ｎｍ厚的ＳｉＯ↓［２］，形成栅极侧壁的保护层（１２）；　第十步．在Ｐ阱区进行ｎ型离子注入，自对准生成ｎＭＯＳＦＥＴ的源区（１３）和漏区（１４），在Ｎ阱区进行ｐ型离子注入，自对准生成ｐＭＯＳＦＥＴ的源区（１５）和漏区（１６）；　第十一步．在ｎ／ｐＭＯＳＦＥＴ的栅、源和漏区上光刻引线，构成电沟道为４５～９０ｎｍ的ＣＭＯＳ集成电路。...

【技术特征摘要】
1.一种SiN掩蔽技术制备纳米级CMOS集成电路的方法，按如下步骤进行第一步.在Si衬底(1)上热氧化一层SiO2缓冲层(2)，在该缓冲层上淀积一层SiN(3)，用于阱区注入的掩蔽；第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；第三步.刻蚀掉P阱(4)和N阱(5)上部及其之间的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)；第四步.在N阱和P阱上热氧化生长4～8nm厚的SiO2栅介质层(7)，再分别在N阱和P阱上淀积一层120～150nm厚的p型掺杂的Ploy-Si层(8a)和n型掺杂的Ploy-Si层(8)，作为栅极，掺杂浓度＞1020cm-3；第五步.在Ploy-Si上淀积生长一层厚度为20～60nm的SiN(9)，作为栅极的保护层；第六步.在SiN层上再淀积一层120nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；第八步.在整个Si衬底上淀积一层60～130nm厚的SiN介质层(11)，覆盖整个表面；第九步.刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy-Si；再利用Ploy-Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy-Si，形成nMOSFET的栅极(s)和pMOSFET的栅极(sa)，并在阱区上淀积一层4～8nm厚的SiO2，形成栅极侧壁的保护层(12)；第十步.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成电沟道为45～90nm的CMOS集成电路。2. 根据权利要求1所述的方法，其中，第七步所述的在Ploy-Si的区域中刻蚀出符合电 路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度 取2 3.5,。3. 根据权利要求1所述的方法，其中，第九步所述的形成...

【专利技术属性】
技术研发人员：胡辉勇，张鹤鸣，戴显英，宋建军，舒斌，宣荣喜，赵丽霞，王晓燕，秦珊珊，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87[]