基于ＳｉＯ２掩蔽技术的多晶ＳｉＧｅ栅纳米级ＣＭＯＳ集成电路制备方法技术

本发明专利技术公开了一种基于ＳｉＯ↓［２］掩蔽技术的多晶ＳｉＧｅ栅纳米级ＣＭＯＳ集成电路制备方法。其过程为：制造出Ｎ／Ｐ阱，并在Ｎ／Ｐ阱上生长Ｐｏｌｙ－ＳｉＧｅ／ＳｉＯ↓［２］／Ｐｏｌｙ－Ｓｉ多层结构；将最上层的Ｐｏｌｙ－Ｓｉ刻蚀成一个窗口，再淀积一层ＳｉＯ↓［２］；刻蚀掉表面的ＳｉＯ↓［２］层，只保留窗口侧面的ＳｉＯ↓［２］；利用Ｐｌｏｙ－Ｓｉ和ＳｉＯ↓［２］的刻蚀速率比（５０∶１），刻蚀掉上层的Ｐｌｏｙ－Ｓｉ；再利用Ｐｌｏｙ－ＳｉＧｅ和ＳｉＯ↓［２］的刻蚀速率比（５０∶１），刻蚀掉ＳｉＯ↓［２］侧壁保护区域以外的ＳｉＯ↓［２］和Ｐｌｏｙ－ＳｉＧｅ，保留侧壁下面的ＳｉＯ↓［２］和Ｐｌｏｙ－ＳｉＧｅ，形成ｎ／ｐＭＯＳＦＥＴ的栅极，并在阱区上淀积一层ＳｉＯ↓［２］；离子注入自对准形成ｎ／ｐＭＯＳＦＥＴ的源、漏区，形成ｎ／ｐＭＯＳＦＥＴ器件；光刻器件的互连线形成导电沟道６５～９０ｎｍ的ＣＭＯＳ集成电路。本发明专利技术能够在微米级Ｓｉ集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高３～５代的ＣＭＯＳ集成电路。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及一种利用现有的微米级 Si集成电路制造工艺，制造纳米级Si集成电路的方法。
技术介绍
电子信息技术是国民经济的核心技术，它服务于国民经济各个领域，微电 子技术是电子信息技术的关键，集成电路更是关键中的关键。集成电路自1958 年问世以来，发展速度惊人，成为了信息科学技术的核心和国民经济发展、国 防建设的基石，对世界政治、经济和文化产生了巨大的影响。作为人类历史上 发展最快、影响最大、应用最广泛的技术，集成电路已成为衡量一个国家科学 技术水平、综合国力和国防力量的重要标志。Si集成电路技术发展至今，全世界数以万亿美元的设备和技术投人，已使 Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si 及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si 技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的卯％以上。 尽管微电子学在化合物半导体和其它新材料方面的研究以及在某些领域的应 用取得了很大的进展，但在今后的10 20年，微电子技术仍将以尺寸不断縮 小的Si基CMOS集成电路工艺作为主流技术，并广泛应用于与生产、生活息 息相关的国民经济的各个领域。1960年代，美国仙童公司的高登.摩尔博士发表了以后闻名于世的摩尔 定律，该定理指出集成电路芯片上的晶体管数目，约每18个月增加1倍， 性能也提升l倍。同时，集成电路的单位功能成本平均每年降低25%左右。40 多年来，世界半导体产业始终按照这条定律不断地向前发展。2004年2月23 曰英特尔首席执行官克莱格，贝瑞特在东京举行的全球信息峰会上表示，摩尔定 律将在未来15到20年依然有效。推动摩尔定律继续前进的技术动力是不断 縮小芯片的特征尺寸。目前，国外卯nm技术己经进入规模生产阶段，60nm技 术处在导入期，45nm技术正在作前期研发工作，按照国际半导体技术发展路线图ITRS， 2010年45nm技术可以进入规模生产，2018年是18nm。要制造如此小的特征尺寸的CMOS集成电路，就需要新一代的工艺设备， 因为目前尚没有能够较好地解决在现有的设备上制造下一代芯片的技术，因此 只能通过工艺设备的更新提高工艺技术水平。经过多年的积累，目前全世界在 微电子产业中的设备和技术投入超过万亿美元，如果仅仅通过设备的更新换代 获得工艺技术的提升，将造成每18个月淘汰一代设备。这将导致巨大的资源 和能源的浪费，因此，这种现状严重制约了半导体行业的发展。如今，MOS器件中poly-Si已经成为了主流的栅材料，但无论采取n型 poly-Si还是p型poly-Si，其对器件阈值电压的调整幅度都不大。为了能够更 大范围地调整器件的阈值电压，国内外大部分厂商采取了在阱区形成之后，通 过再次对阱区进行离子注入，改变阱区掺杂浓度的方法，调节器件的阈值电压。 但是这种方法对器件阈值电压调整幅度还是有限，并且增加了工艺制造的难 度，使之变成了一个工艺瓶颈问题。
技术实现思路
本专利技术的目的在于提供一种基于Si02掩蔽技术的多晶SiGe栅纳米级 CMOS集成电路制备方法，以实现在不改变现有设备和增加成本的条件下，用 微米级工艺制备出导电沟道为65 90nm的CMOS集成电路。为实现上述目的，本专利技术提供的制备具有多晶SiGe栅的纳米级CMOS集 成电路的方法，按如下步骤进行第一步.在Si衬底上热氧化一层Si02缓冲层，在该缓冲层上淀积一层SiN， 用于阱区注入的掩蔽；第二步.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱的注入 和推进，在Si衬底分别形成P阱和N阱；第三步.刻蚀掉N阱和P阱上部及其之间的SiN层和Si02层，然后再在 整个衬底表面生长一层Si02缓冲层和SiN层，在SiN层上光刻、氧化形成隔 离区；第四步.在N阱和P阱上热氧化生长8 12nm厚的Si02栅介质层，再分 别在N阱和P阱上淀积一层120 150nm厚的n型掺杂的Ploy-SiGe和p型掺 杂的Ploy-SiGe，作为栅极，Ge组分为0.05 0.3,掺杂浓度〉10 <20>cm <-3>第五步.在Ploy-SiGe上淀积生长一层厚度为60 80nm的Si02，作为栅极 的保护层；第六步.在Si02层上再淀积一层100 160nm厚的Ploy-Si，作为制造过程中的辅助层，辅助生成侧壁；第七步.在Ploy-Si的区域中刻蚀出符合电路要求的窗口；第八步.在整个Si衬底上淀积一层90 140nrn厚的Si02介质层，覆盖整个表面；第九步.刻蚀衬底表面上的Si02，保留Ploy-Si侧壁的Si02;利用Ploy-Si 与Si02的刻蚀速率比(50: 1)，刻蚀掉Si02表面的Ploy-Si，刻蚀衬底表面上 除Si02侧壁区域以外的Si02露出底层Ploy-SiGe;利用Ploy-SiGe与Si02的刻 蚀速率比(50: 1)，刻蚀Si02侧壁保护区域以外的Ploy-SiGe，形成n/pMOSFET 的栅极，并在阱区上淀积一层3 5nm厚的Si02，形成栅极侧壁的保护层；第十步.分别在P阱区进行n型离子注入，自对准生成nMOSFET的源区 和漏区，在N阱区进行p型离子注入，自对准生成pMOSFET的源区和漏区；第十一步.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为 65 90nm的CMOS集成电路。所述的在Ploy-Si的区域中刻蚀出符合电路要求的窗口，是根据微米级工艺 加工的最小线条尺寸和套刻精度的大小确定，通常宽度取2 3拜。所述的栅极长度根据第八步淀积的Si02厚度确定，通常取65 90nm。本专利技术具有如下优点1. 本专利技术由于利用了等离子刻蚀工艺中Ploy-Si与Si02、 Ploy- SiGe与Si02 的刻蚀速率比和自对准工艺，可以在微米级Si集成电路工艺平台上制造出导 电沟道65 90nm的具有多晶SiGe栅的CMOS集成电路；2. 由于本专利技术所提出的工艺方法均为现有的微米级Si集成电路工艺平台 中成熟的工艺方法，因此，本专利技术所提出的具有多晶SiGe栅的纳米级CMOS 集成电路实现方法与现有的微米级Si集成电路工艺相兼容；3. 由于本专利技术所提出的工艺方法采用poly-SiGe材料作为栅介质，其功函 数随Ge组分的变化而变化，通过调节CMOS的poly-SiGe栅中Ge组分，使得 nMOSFET阈值电压可连续调整，因此，实现了 CMOS器件阈值电压的调整，减少了工艺步骤，降低了工艺难度；4. 由于本专利技术所提出的工艺方法均可在现有的微米级Si集成电路工艺平 台中实现，因此可以在不用追加任何资金和设备投入的情况下，使现有的微米 级Si集成电路工艺平台的制造能力大幅提高，并使其制备的CMOS集成电路 的性能提高3 5代；5. 由于本专利技术所提出的工艺方法可以实现导电沟道65 90nm的CMOS集 成电路，因此，随着导电沟道尺寸的减小，集成电路的集成度可以大幅提高， 从而降低了集成电路单位面积的制造成本；6. 由于用本专利技术工艺方法制备的CMOS集成电路中器件的导电沟道小， 因此，集成电路的工作频率显著提高，实现了国内集成电路加工水平的跨越式 发展。附图说明图1是本专利技术工艺流程图2是用本专利技术方法本文档来自技高网...

【技术保护点】
一种基于ＳｉＯ↓［２］掩蔽技术的多晶ＳｉＧｅ栅纳米级ＣＭＯＳ集成电路制备方法，按如下步骤进行：　步骤一．在Ｓｉ衬底（１）上热氧化一层ＳｉＯ↓［２］缓冲层（２），在该缓冲层上淀积一层ＳｉＮ（３），用于阱区注入的掩蔽；　步骤二．在ＳｉＮ层上分别光刻Ｎ阱和Ｐ阱，同时进行Ｎ阱和Ｐ阱推进，在Ｓｉ衬底（１）分别形成Ｐ阱（４）和Ｎ阱（５）；　步骤三．刻蚀掉Ｐ阱（４）和Ｎ阱（５）上部及其之间的ＳｉＮ层和ＳｉＯ↓［２］层，然后再在整个衬底表面生长一层ＳｉＯ↓［２］缓冲层和ＳｉＮ层，在ＳｉＮ层上光刻场隔离区，氧化形成隔离区（６）；　步骤四．在Ｎ阱和Ｐ阱上热氧化生长厚度为８～１２ｎｍ的ＳｉＯ↓［２］栅介质层（７），再分别在Ｎ阱和Ｐ阱上淀积一层１２０～１５０ｎｍ厚的ｎ型掺杂的Ｐｌｏｙ－ＳｉＧｅ层（８ａ）和ｐ型掺杂的Ｐｌｏｙ－ＳｉＧｅ层（８），作为栅极，Ｇｅ组分为０．０５～０．３，掺杂浓度＞１０↑［２０］ｃｍ↑［－３］；　步骤五．在Ｐｌｏｙ－ＳｉＧｅ上淀积生长一层厚度为６０～８０ｎｍ的ＳｉＯ↓［２］（９），作为栅极的保护层；　步骤六．在ＳｉＯ↓［２］层上再淀积一层１００～１６０ｎｍ厚的Ｐｌｏｙ－Ｓｉ（１０），作为制造过程中的辅助层，辅助生成侧壁；　步骤七．在Ｐｌｏｙ－Ｓｉ的区域中刻蚀出符合电路要求的窗口（１０ａ）；　步骤八．在整个Ｓｉ衬底上淀积一层９０～１４０ｎｍ厚的ＳｉＯ↓［２］介质层（１１），覆盖整个表面；　步骤九．刻蚀衬底表面上的ＳｉＯ↓［２］，保留Ｐｌｏｙ－Ｓｉ侧壁的ＳｉＯ↓［２］；利用Ｐｌｏｙ－Ｓｉ与ＳｉＯ↓［２］的刻蚀速率比（５０∶１），刻蚀ＳｉＯ↓［２］表面的Ｐｌｏｙ－Ｓｉ，刻蚀衬底表面上除ＳｉＯ↓［２］侧壁区域以外的ＳｉＯ↓［２］露出底层Ｐｌｏｙ－ＳｉＧｅ；利用Ｐｌｏｙ－ＳｉＧｅ与ＳｉＯ↓［２］的刻蚀速率比（５０∶１），刻蚀掉ＳｉＯ↓［２］侧壁保护区域以外的Ｐｌｏｙ－ＳｉＧｅ，形成ｎＭＯＳＦＥＴ栅极（ｓ）和ｐＭＯＳＦＥＴ的栅极（ｓａ），并在阱区上淀积一层３～５ｎｍ厚的ＳｉＯ↓［２］，形成栅极侧壁的保护层（１２）；　步骤十．在Ｐ阱区进行ｎ型离子注入，自对准生成ｎＭＯＳＦＥＴ的源区（１３）和漏区（１４），在Ｎ阱区进行ｐ型离子注入，自对准生成ｐＭＯＳＦＥＴ的源区（１５）和漏区（１６）；　步骤十一．在ｎ／ｐＭＯＳＦＥＴ的栅、源和漏区上光刻引线，构成导电沟道为６５～９０ｎｍ的ＣＭＯＳ集成电路。...

【技术特征摘要】
1.一种基于SiO2掩蔽技术的多晶SiGe栅纳米级CMOS集成电路制备方法，按如下步骤进行步骤一.在Si衬底(1)上热氧化一层SiO2缓冲层(2)，在该缓冲层上淀积一层SiN(3)，用于阱区注入的掩蔽；步骤二.在SiN层上分别光刻N阱和P阱，同时进行N阱和P阱推进，在Si衬底(1)分别形成P阱(4)和N阱(5)；步骤三.刻蚀掉P阱(4)和N阱(5)上部及其之间的SiN层和SiO2层，然后再在整个衬底表面生长一层SiO2缓冲层和SiN层，在SiN层上光刻场隔离区，氧化形成隔离区(6)；步骤四.在N阱和P阱上热氧化生长厚度为8～12nm的SiO2栅介质层(7)，再分别在N阱和P阱上淀积一层120～150nm厚的n型掺杂的Ploy-SiGe层(8a)和p型掺杂的Ploy-SiGe层(8)，作为栅极，Ge组分为0.05～0.3，掺杂浓度＞1020cm-3；步骤五.在Ploy-SiGe上淀积生长一层厚度为60～80nm的SiO2(9)，作为栅极的保护层；步骤六.在SiO2层上再淀积一层100～160nm厚的Ploy-Si(10)，作为制造过程中的辅助层，辅助生成侧壁；步骤七.在Ploy-Si的区域中刻蚀出符合电路要求的窗口(10a)；步骤八.在整个Si衬底上淀积一层90～140nm厚的SiO2介质层(11)，覆盖整个表面；步骤九.刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2；利用Ploy-Si与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2表面的Ploy-Si，刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy-SiGe；利用Ploy-SiGe与SiO2的刻蚀速率比(50∶1)，刻蚀掉SiO2侧壁保护区域以外的Ploy-SiGe，形成nMOSFET栅极(s)和pMOSFET的栅极(sa)，并在阱区上淀积一层3～5nm厚的SiO2，形成栅极侧壁的保护层(12)；步骤十.在P阱区进行n型离子注入，自对准生成nMOSFET的源区(13)和漏区(14)，在N阱区进行p型离子注入，自对准生成pMOSFET的源区(15)和漏区(16)；步骤十一.在n/pMOSFET的栅、源和漏区上光刻引线，构成导电沟道为65～90nm的CMOS集成电路。2. 根据权利要求1所述的方法，其中，步骤七所述的在Ploy-Si的区域中刻蚀出符合电 路要求的窗口，是根据微米级工艺加工的最小线条尺寸和套刻精度的大小确定，通常宽度 取2 3拜。3. 根据权利要求1所述的方法...

【专利技术属性】
技术研发人员：胡辉勇，张鹤鸣，宣荣喜，戴显英，舒斌，宋建军，赵丽霞，屈江涛，徐小波，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87[中国|西安]