用于存储器件的多芯片模块和封装叠置方法技术

在本发明专利技术的示范性实施例中举例说明了叠置技术，其中，将半导体管芯安装到模块内，使之变成起着基本构建块的作用的ＭＣＭ。在基板内组合这些模块和管芯创建了具有特定功能或一定范围的存储容量的封装。采用ＢＧＡ和ＰＧＡ提供了几种示范性系统配置，从而对所述叠置技术进行了举例说明。举例说明了几种引脚分配和信号按特定路径传送技术，其中，将内部和外部信号从主板按特定路径传送至各种叠置模块。可以既沿垂直取向又沿水平取向完成扩展。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及计算机系统。更具体而言，本专利技术涉及基于闪速存储器的 半导体盘片驱动器以及采用多芯片模块(MCM)和封装叠置技术来支持微型 化和存储器可扩展性的方法。
技术介绍
基于闪速存储器的半导体盘片驱动器通常为接口控制器、DMA控制器、 处理器采用独立封装，并且为闪存器件、FPROM和RAM采用独立封装。这一 当前的方法限制了整个存储器件的微型化。为了进一步实现微型化，需要 叠置芯片模块和封装。芯片模块和封装级的叠置使有限面积内的容量最大 化，从而进一步实现了对整个存储器件的微型化。因此，从策略的角度提 出了一种叠置芯片模块和封装的技术，从而支持沿垂直和水平两方向的微 型化和存储器可扩展性。
技术实现思路
在本专利技术的示范性实施例示出的叠置技术中，将半导体管芯安装到模 块内，使之变成起着基本构建块作用的MCM。在基板内组合这些模块和管芯将创建具有特定功能或者一定范围的存储容量的封装。叠置这些封装，以 提高容量或者添加功能。采用不同的现有技术，例如，倒装、引线键合、 MCM、模块叠置、先进封装等的组合完成高度可靠的模块到模块、封装到封 装的互连和可扩展性。单个封装可以依赖于所采用的管芯的存储容量和封装内叠置的模块的数量而具有宽范围的容量。在所提出的封装叠置技术中，封装内叠置的模块起着用于封装级叠置的构建块(building block)的作 用。通过叠置多个封装来创建期望的存储容量，通过叠置不同的封装来创 建期望的功能。可以既沿垂直取向又沿水平取询完成扩展。所述技术还在 于引脚分配。小容量微型存储器件可以采用垂直扩展，同时具有较大外形 因子的高容量器件能够采用垂直和水平扩展二者来使容量最大化。利用这 一技术，在小封装器件内实现了大容量存储器件，而更大的外形因子则实 现了更大的存储容量。本专利技术利用了模块和封装级的现有叠置技术。其使小区域内的容量最 大化，实现了微型化变换。在创建能够在最终^f装之前得到单独测试并且 能够容易地更换的基本构建块的过程中釆用了模块化方法，从而使该技术 可靠，并且成本效率高。可以通过管芯容量以及叠置模块和/或封装的变化 来配置宽范围的容量。根据板面积和期望的容量，既沿垂直方向又沿水平 方向实现了扩展。附图说明为了阐述本专利技术的上述特征、优点和目的，并使其得到详细理解，可 以通过参考在附图中对其给出了图示的实施例更为详细地说明本专利技术，尽 管上文己经给出了简要总结。但是，应当指出，附图仅示出了本专利技术的典型实施例，因此不应将其 视为对本专利技术的范围的限制，因为本专利技术可以容许其他具有等同效果的实 施例。图la示出了根据本专利技术的示范性实施例的用于高性能、高容量器件的 可叠置系统的方框图。图lb示出了根据本专利技术的示范性实施例的用于较低性能、较低容量的 器件的可叠置系统的方框图。图2a、 2b、 2c示出了根据本专利技术的示范性实施例的SDRAM模块的顶部 和底部视图以及叠置的多个SDRAM模块的截面图。图3a、 3b、 3c示出了根据本专利技术的示范性实施例的闪存模块(flash module)的顶部和底部视图以及叠置的多个闪存模块的截面图。图4a、 4b示出了根据本专利技术的示范性实施例的第一高端控制器模块的 顶部和底部视图。图5a、 5b示出了根据本专利技术的示范性实施例的存储器模块的顶部和底 部视图。图6a、 6b示出了根据本专利技术的示范性实施例的第一低端控制器模块的 顶部和底部视图。 .图7a、 7b示出了根据本专利技术的示范性实施例的第二高端控制器模块的 顶部和底部视图。图8a、 8b示出了根据本专利技术的示范性实施例的第二低端控制器模块的 顶部和底部视图。图9示出了根据本专利技术的示范性实施例的进一步叠置于所述控制器模 块上的叠置SDRAM模块。这一构造用于高端应用。该图还示出了球如何占 据(have)用于模块间连接的对应焊盘。图IO示出了根据本专利技术的示范性实施例的进一步叠置在存储器模块上 的叠置闪存模块。该图还示出了球如何占据用于模块间连接的对应焊盘。图11示出了根据本专利技术的示范性实施例的针对第一高端控制器模块和 存储器模块的可能的叠置选项。采用基板接口将一组叠置模块附着到另一 组叠置模块。图12a是根据本专利技术的示范性实施例的图11所示的叠置技术的轴测分 解图。该图不包括多个等同的叠置。图12b是根据本专利技术的示范性实施例的采用针栅阵列(PGA)而不是球 栅阵列(BGA)的另一封装叠置技术。这被用于简单的更换和扩展。图13示出了根据本专利技术的示范性实施例的具有叠置闪存模块的低端控 制器模块配置。该图还示出了球如何占据用于模块间连接的对应焊盘。图14是根据本专利技术的示范性实施例的图11所示的叠置技术的轴测分 解图。图15a、 15b示出了根据本专利技术的示范性实施例的带有叠置存储器模块 的第二高端控制器模块配置。所述图还示出了球如何占据用于模块间连接 的对应焊盘。图16是根据本专利技术的示范性实施例的图14所示的叠置技术的轴测分解图。图17a、 17b示出了根据本专利技术的示范性实施例的带有叠置存储器模块 的第二低端控制器模块配置。所述图还示出了球如何占据用于模块间连接 的对应焊盘。图18是根据本专利技术的示范性实施例的图17所示的叠置技术的轴测分 解图。图19示出了根据本专利技术的示范性实施例的能够选择多重叠置模块内的 特定层的引脚分配和连接技术。图20a示出了根据本专利技术的示范性实施例的另一引脚分配技术，其采 用了旋转叠置取向，从而允许叠置四个代表不同总线接口的等同模块。图20b示出了根据本专利技术的示范性实施例的旋转叠置技术的四个叠置 模块的截面图，并且示出了其引脚是如何匹配的。图21a示出了根据本专利技术的示范性实施例的另一种引脚分配和连接技 术，其能够连接叠置体中的多个模块的串联链式通路。图21b示出了根据本专利技术的示范性实施例如何将串联链式连接从一个 叠置位置选路连接(route)到另一叠置位置，其允许单独或同时应用垂直 和水平扩展。具体实施例方式图la是根据本专利技术的第一示范性实施例的闪速存储系统的方框图。所 述方框图示出了整个高端系统，其被模块化、叠置和封装，以实现该技术 的期望特征。所述系统的核心为主控制器处理器101，其与闪速存储器、闪 速PROM和SDRAM存储器块连接。根据期望容量，将SDRAM配置成单个存储 体(bank) 102到最多四个存储体。诸如102的每一存储体包括三个SDRAM。 通过诸如105的闪存接口控制器控制诸如107的闪存装置。每一控制器支 持诸如闪存总线All 106的四个闪存总线，每一闪存总线最多支持8个闪 存器件。主控制器处理器通过诸如B总线104的4个不同的总线支持四个 闪存接口控制器。所述四个带有其对应的闪存器件的闪存接口控制器包括 存储器组108。主控制器处理器能够支持一个存储器组到最多15个存储器 组。也就是说最多支持1920个闪存器件。图lb示出了根据本专利技术的第二示范性实施例的闪速存储系统的方框 图。所述方框图示出了整个低端系统，所述系统被模块化、叠置和封装，以实现该技术的期望特征。由于低端系统不需要很多存储容量，因而SDRAM 可以是一个存储体109或者根本不存在，并且所支持的闪存器件也最少仅 为两组闪存总线。 一组闪存总线110由四条闪存总线构成，每条闪存总线 支持8个闪存器件。也本文档来自技高网...

【技术保护点】
一种用于叠置多个模块的方法，其包括以下步骤：　在多个模块上提供一个或多个有源端口，其用于承载一个或多个有源信号；　在多个模块上提供一个或多个无源端口，其用于使所述一个或多个有源信号通过；以及　叠置所述多个模块。

【技术特征摘要】
【国外来华专利技术】US 2005-12-29 11/322,4421.一种用于叠置多个模块的方法，其包括以下步骤在多个模块上提供一个或多个有源端口，其用于承载一个或多个有源信号；在多个模块上提供一个或多个无源端口，其用于使所述一个或多个有源信号通过；以及叠置所述多个模块。2、 根据权利要求1所述的方法，其中，所述一个或多个无源端口形成 梯状选路连接路径。3、 根据权利要求1所述的方法，其中，在叠置之前旋转所述多个模块 中的一个或多个，并且所述一个或多个无源端口形成旋转的选路连接路径。4、 根据权利要求1所述的方法，还包括以下步骤提供一对或多对菊 花链输入端口和菊花链输出端口以形成第一菊花链连接，其中，通过菊花 链电路连接每对所述菊花链输入端口和所述菊花链输出端口。5、 根据权利要求4所述的方法，还包括以下步骤提供一个或多个控 制端口 ，从而使选路连接路径在末端模块内延伸所述第一菊花链连接。6、 根据权利要求5所述的方法，其中，将所述末端模块内的所述选路 连接路径连接到第二菊花链连接。7、 根据权利要求1所述的方法，其中，所述多个模块中的一个或多个 为主板。8、 根据权利要求7所述的方法，其中，将一个或多个垂直叠置模块连 接到所述主板。9、 根据权利要求2所述的方法其中，所述多个模块中的每一个包括第一侧和第二侧；其中，将所述一个或多个有源端口连接到一个或多个对应模块的所述 第一侧上的一个或多个有源球；其中，将所述一个或多个无源端口连接到一个或多个对应模块的所述 第一侧上的一个或多个无源球以及所述第二侧上的一个或多个无源焊盘；其中，按照重复图案将连接到同一无源端口的所述一个或多个无源球 中的每一个以及所述一个或多个无源焊盘中的每一个设置在相对于彼此的 预定距离之间，所述预定距离等于所述重复图案的周期距离的若干倍；其中，将基础模块的一个或多个有源端口通过所述梯状选路连接路径 选路连接到一个或多个模块上的同一位置；并且其中，所述梯状选路连接路径包括一个或多个无源球以及一个或多个 无源焊盘。10、 根据权利要求3所述的方法其中，所述多个模块中的每一个包括第一侧和第二侧；其中，将所述一个或多个有源端口连接到一个或多个对应模块的所述 第一侧上的一个或多个有源球；其中，将所述一个或多个无源端口连接到一个或多个对应模块的所述 第一侧上的一个或多个无源球以及所述第二侧上的一个或多个无源焊盘；其中，按照重复图案将连接到同一无源端口的一个或多个无源球中的 每一个以及一个或多个无源焊盘中的每一个彼此相对设置；其中，将基础模块的一个或多个有源端口通过所述旋转的选路连接路 径选路连接到一个或多个模块上的同一位置；并且其中，所述旋转的选路连接路径包括一个或多个无源球以及一个或多 个无源焊盘。11、 根据权利要求4所述的方法其中，所述多个模块中的每一个包括第一侧和第二侧； 其中，将所述一个或多个菊花链输入端口连接到一个或多个对应模块 的所述第一侧上的一个或多个无源球，并将所述一个或多个菊花链输出端 口连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；其中，将对应于同一菊花链端口的所述一个或多个无源球中的每一个 以及所述一个或多个无源焊盘中的每一个彼此相对设置；其中，将基础模块的一个或多个有源端口通过所述菊花链连接而选路 连接到一个或多个模块上的同一位置；并且其中，所述菊花链连接包括一个或多个菊花链电路、 一个或多个无源 球以及一个或多个无源焊盘。12、 根据权利要求5所述的方法其中，所述多个模块中的每一个包括第一侧和第二侧；其中，将所述一个或多个菊花链输入端口连接到一个或多个对应模块 的所述第一侧上的一个或多个无源球，并将所述一个或多个菊花链输出端 口连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；其中，将对应于同一菊花链端口的所述一个或多个无源球中的每一个 以及所述一个或多个无源焊盘中的每一个彼此相对设置；其中，将基础模块的一个或多个有源端口通过所述菊花链连接而选路 连接到一个或多个模块上的同一位置；其中，所述菊花链连接包括一个或多个菊花链电路、 一个或多个无源 球以及一个或多个无源焊盘；并且其中，所述选路连接路径包括由所述一个或多个控制端口控制的一个 或多个三态驱动器。13、 根据权利要求6所述的方法其中，所述多个模块中的每一个包括第一侧和第二侧； 其中，将所述一个或多个菊花链输入端口连接到一个或多个对应模块 的所述第一侧上的一个或多个无源球，并将所述一个或多个菊花链输出端 口连接到一个或多个对应模块的所述第二侧上的一个或多个无源焊盘；其中，将对应于同一菊花链端口的所述一个或多个无源球中的每一个以及所述一个或多个无源焊盘中的每一个彼此相对设置；其中，将基础模块的一个或多个有源端口通过所述菊花链连接而选路 连接到一个或多个模块上的同一位置；其中，所述菊花链连接包括一个或多个菊花链电路、 一个或多个无源 球以及一个或多个无源焊盘；其中，所述选路连接路径包括由所述一个或多个控制端口控制的一个 或多个三态驱动器；并且其中，使一个或多个菊花链连接延伸穿过...

【专利技术属性】
技术研发人员：雷伊H布鲁斯，里卡多H布鲁斯，PD布加永，JA贝隆，
申请(专利权)人：比特麦克拉网络公司，
类型：发明
国别省市：US[美国]