非易失性存储器件的页缓冲器和编程方法技术

本发明专利技术提供了一种页缓冲器，一种非易失性存储器件的编程方法以及一种非易失性存储器件的多级单元编程方法。页缓冲器包括第一寄存器、第二寄存器以及数据Ｉ／Ｏ单元。第一寄存器暂时存储待编程到第一存储单元块组中包括的单元中的数据，或者读取和存储对应存储单元的数据。第二寄存器暂时存储待编程到第二存储单元块组中包括的单元中的数据，或者读取和存储对应存储单元的数据。数据Ｉ／Ｏ单元将特定数据输入到第一寄存器和第二寄存器，或者输出第一寄存器和第二寄存器中存储的数据。

【技术实现步骤摘要】

本专利技术涉及具有改进结构的非易失性存储器件的页緩冲器和非易失 性存储器件的编程方法。
技术介绍
近年来，对于非易失性存储器件已经有越来越多的需求，非易失性存 储器件能够被编程和电擦除，并且无需以特定间隔重写数据的刷新功能。 为了增强存储器件的集成水平，在一个单元中存储多位数据。非易失性存储器件通常包括存储单元阵列和页緩冲器，在存储单元阵 列中，其中存储有数据的单元以矩阵形式排列，而页緩冲器用于将存储器 写入到存储单元阵列的特定单元中并且读取特定单元中存储的存储器。页 緩冲器包括位线对，连接到特定存储单元；寄存器，用于暂时存储待写 入到单元阵列中的数据或者暂时存储从存储单元阵列读取的特定单元的 数据；感测节点，用于感测特定位线或者寄存器的电压电平；以及位线选 择单元，用于控制特定位线是否连接到感测节点。在典型的页緩冲器结构中,随着制作工艺的线宽减少以及集成水平提 高，位线之间的电容增加并且每个位线上的负载也增加。为了解决这些问 题，需要通过改进存储单元阵列和页緩冲器的结构来提供一种能够减小位 线上的负载的非易失性存储器件。改进的页緩冲器包括分别负责上存储单元和下存储单元的两个寄存 器。因此，利用仅一个寄存器来执行特定单元的多级单元编程(multi-level6cell program )。然而，仅一个寄存器可能易受多级单元编程影响。因而, 需要提供一种利用仅一个寄存器来实现多级单元编程的编程方法。
技术实现思路
本专利技术涉及一种包括页緩冲器和两个寄存器的非易失性存储器件。页 緩冲器设置于存储单元的中央部分，一个寄存器负责上存储单元而另一寄 存器负责下存储单元。本专利技术还涉及一种非易失性存储器件的编程方法。本专利技术还涉及一种非易失性存储器件的多级单元编程方法。根据本专利技术一个方面的一种页緩冲器包括第一寄存器、第二寄存器以 及数据I/O单元。第一寄存器暂时存储待编程到第一存储单元块组中包括 的单元中的数据，或者读取和存储对应存储单元的数据。第二寄存器暂时 存储待编程到第二存储单元块组中包括的单元中的数据，或者读取和存储 对应存储单元的数据。数据I/O单元将特定数据输入到第一寄存器和第二 寄存器，或者输出第一寄存器和第二寄存器中存储的数据。根据本专利技术 一个方面的 一种非易失性存储器件的编程方法包括提供 页緩冲器，该页緩冲器包括连接到第一存储单元块组的第 一寄存器和连接 到第二存储单元块组的第二寄存器。将待存储于第 一存储单元块组中的数 据存储于第二寄存器中。将存储于第二寄存器中的数据发送到第一寄存 器。将待存储于第二存储单元块组中的数据存储于第二寄存器中。根据每 个寄存器中存储的数据，对第一存储单元块组中包括的单元或者第二存储 单元块组中包括的单元进行编程。根据本专利技术另一方面的一种非易失性存储器件的编程方法包括提供 页緩冲器，该页緩冲器包括连接到第一存储单元块组的第一寄存器和连接 到第二存储单元块组的第二寄存器。完成每个存储单元的最低有效位 (LSB)编程。在第一寄存器的数据锁存单元的第一节点中设置最高有效 位(MSB)数据。以第一验汪电压或者更高电压执行MSB编程。当以第 二验证电压或者更高电压执行MSB编程时，在第一节点中设置第一数据。 以与第一数据的电平相反的电平在第一节点中设置第二数据。当以第三验 证电压或者更高电压执行MSB编程时，在第一节点中设置第一数据。根 据在第一节点中设置的数据来重复MSB编程。附图说明图l是典型的非易失性存储器件的框图2是图示了根据本专利技术实施例的非易失性存储器件的存储单元块 与页緩冲单元之间的连接关系的视图3是根据本专利技术实施例的页緩冲器的电路图4A示出了图示根据本专利技术实施例的数据输出过程的波形；图4B示出了图示根据本专利技术实施例的数据输入过程的波形；图5示出了根据本专利技术实施例的用于图示多级单元编程顺序的单元 阈值电压分布；图6是图示了根据本专利技术实施例的多级单元编程方法的流程图7A示出了当第一寄存器的第一节点中设置的数据处于高电平时验 证操作的波形；以及图7B示出了当第一寄存器的第一节点中设置的数据处于低电平时验 证^Mt的波形。具体实施例方式将参照附图来描述根据本专利技术的具体实施例。然而，本专利技术不限于所 公开的实施例，而是可以以各种配置来实施。提供这些实施例是为了使本 专利技术的公开完整，并且使本领域普通技术人员能够理解本专利技术。本专利技术由 权利要求的范围来限定。图l是典型的非易失性存储器件的框图。非易失性存储器件100包括输入緩冲器110、控制逻辑电路120、高 电压生成器130、 X解码器140、 Y解码器150、包括多个存储块的平面 170以及用于暂时存储待输入到存储块中的数据的页緩冲单元174。输入緩冲器110接收外部地址信号ADD或者命令信号(CMD1、 CMD2或者CMD3 ),并且将接收到的信号输出到控制逻辑电路120。控制逻辑电路120响应于芯片使能信号CEb以及控制信号REb、 Web、 ALE和CLE来接收命令信号(CMD1、 CMD2或者CMD3 )或者 外部地址信号ADD,并且响应于所述信号来生成编程命令PGM、读取命 令READ或者擦*令ERS。当在生成特定命令之后接收到包括确认码的命令信号时，控制逻辑电路120在预定时间段输出就绪/忙杠信号 (ready/busy bar signal) R/Bb。高电压生成器130响应于编程命令PGM、读取命令READ或者擦除 命令ERS来生成偏置电压VD、 VS以及VW1-VWK (其中K为整数)。X解码器140基于行地址信号RADD来选择平面170中包括的存储 单元块MBl-MBn之一，并且将偏置电压VD、 VS以及VW1-VWK供应 到所选存储单元块。X解码器140对行地址信号RADD进行解码、生成 行解码信号，并且基于行解码信号来选择存储单元块MBl-MBn之一。Y解码器150对列地址信号CADD进行解码，生成列解码信号 CDEC，并且将列解码信号CDEC输出到页緩冲单元174。页緩冲单元174暂时存储待编程到存储块中的数据，或者读取并暂时 存储存储块中存储的数据。具体而言，页緩冲单元锁存从对应数据I/O电 路160接收的输入数据Dil-DiM (其中M为整数)之一，响应于列解码 信号CDEC来选择对应平面的部分或者全部位线(未示出)，并且锁存从 所选位线接收的输出数据Dol-DoM (其中M为整数)之一。虽然在附图 中图示了仅一个平面，但是本领域普通技术人员将理解，具有同一形状的 多个平面并联连接的多平面型构造也是可能的。数据I/O电路160将外部输入数据Dil-DiM传送到每个页緩冲单元， 或者连续地输出从页緩冲单元接收的输出数据Dol-DoM。典型的非易失性存储器件具有基于页緩冲单元仅在一个方向上连接 存储单元块的结构。因此，随着制作工艺的线宽减小并且集成水平提供， 在页緩冲单元与存储单元之间连接的每个位线上的负栽也增加。为了解决这一问题，本专利技术提出这样的结构，在该结构中页緩冲器设 置于存储单元阵列的中央，而存储单元爽基于页緩冲器在两个方向上被连接。图2是图示了根据本专利技术实施例的非易失性存储器件的存储单元块 与页緩冲单元之间的连接关系的视图。非易失性存储器件200包括页緩冲单元230，包括多个页緩冲器和 位本文档来自技高网...

【技术保护点】
一种页缓冲器，包括：　第一寄存器，用于暂时存储待编程到第一存储单元块组中包括的单元中的数据，以及读取和存储对应存储单元的数据；　第二寄存器，用于暂时存储待编程到第二存储单元块组中包括的单元中的数据，以及读取和存储对应存储单元的数 据；以及　数据Ｉ／Ｏ单元，用于将数据输入到所述第一寄存器和所述第二寄存器，以及输出所述第一寄存器和所述第二寄存器中存储的数据。

【技术特征摘要】
KR 2007-12-24 10-2007-01363651. 一种页缓冲器，包括第一寄存器，用于暂时存储待编程到第一存储单元块组中包括的单元中的数据，以及读取和存储对应存储单元的数据；第二寄存器，用于暂时存储待编程到第二存储单元块组中包括的单元中的数据，以及读取和存储对应存储单元的数据；以及数据I/O单元，用于将数据输入到所述第一寄存器和所述第二寄存器，以及输出所述第一寄存器和所述第二寄存器中存储的数据。2. 根据权利要求l所述的页緩冲器，其中所述第一存储单元块组的 存储单元块的数目与所述第二存储单元块组的存储单元块的数目相同。3. 根据权利要求l所述的页緩冲器，其中所述第一寄存器包括第一位线感测单元，用于有选择地连接位线和感测节点，以及感测特 定单元中存储的数据；第 一感测节点预充电单元，用于将具有高电平的电源电压施加到所述 感测节点；第一数据锁存单元，用于暂时存储待编程到特定单元中的数据，以及 暂时存储从特定单元中读取的数据；第一数据传送单元，用于将所述第一数据锁存单元中存储的数据施加 到所述感测节点；第一数据设置单元，用于输入待存储于所述第一数据锁存单元中的数 据；以及第一感测节点感测单元，用于^IL据所述感测节点的电平，将地电压施 加到所述第 一数据锁存单元的特定节点。4. 根据权利要求l所述的页緩冲器，其中所述第二寄存器包括第二位线感测单元，用于有选择地连接位线和感测节点，以及感测特 定单元中存储的数据；第二感测节点预充电单元，用于将具有高电平的电源电压施加到所述 感测节点；第二数据锁存单元，用于暂时存储待编程到特定单元中的数据，以及暂时存储从特定单元中读取的数据；第二数据传送单元，用于将所述第二数据锁存单元中存储的数据施加 到所述感测节点；第二数据设置单元，用于输入待存储于所述第二数据锁存单元中的数 据；以及第二感测节点感测单元，用于才艮据所述感测节点的电平，将地电压施 加到所述第二数据锁存单元的特定节点。5. 根据权利要求l所述的页緩冲器，还包括寄存器间数据传送单 元，用于根据所述第二寄存器中存储的所述数据的电平，将地电压施加到 所述第一寄存器。6. 根据权利要求5所述的页緩冲器，其中所述寄存器间数据传送单 元当所述第二寄存器中存储的所述数据处于低电平时维持所述第一寄存 器中存储的所述数据，并且当所述第二寄存器中存储的所述数据处于高电 平时将所述地电压施加到所述第一寄存器，使得低电平数据存储于所述第 一寄存器中。7. —种非易失性存储器件的编程方法，所述方法包括提供页緩冲器，所述页緩冲器包括连接到第 一存储单元块组的第 一寄 存器和连接到第二存储单元块组的第二寄存器；在所述第二寄存器中存储第一数据；将所述第二寄存器中存储的所述数据发送到所述第 一寄存器；在所述第二寄存器中存储第二数据；以及根据每个寄存器中存储的数据，对所述第一存储单元块组中包括的单 元或者所述第二存储单元块组中包括的单元进行编程。8. 根据...

【专利技术属性】
技术研发人员：梁彰元，朴世泉，王钟铉，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]