由多个电阻性铁电存储单元构成的存储装置制造方法及图纸

本发明专利技术涉及由多个电阻性铁电存储器单元构成的存储装置，各存储单元均由一只选择晶体管（Ｔ）和一只存储电容器（Ｃｆｅｒｒｏ）构成，电容器的一个电极（ＰＬ）处于固定的单元极板电压（ＶＰＬＡＴＴＥ），而另一电极（ＳＮ）与选择晶体管（Ｔ）的具有第一导电类型的第一区（１）连接，其中在与第一导电类型相反的第二导电类型的半导体衬底内或上，提供选择晶体管（Ｔ）和存储电容器（Ｃｆｅｒｒｏ）。在该存储装置，存储电容器（Ｃｆｅｒｒｏ）的另一电极（ＳＮ）经一电阻（Ｒ）与加有单元极板电压（ＶＰＬＡＴＴＥ）的导线（５）连接。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及由多个电阻性铁电存储单元构成的存储装置，每个存储单元均由一只选择晶体管和一只存储电容器构成，后者的一个电极处于固定的单元极板电压，而其另一电极与选择晶体管的具有第一导电类型的第一区相连，其中在与第一导电类型相反的第二导电类型的半导体衬底内或上提供选择晶体管和存储电容器。其中单元极板电压固定处于存储装置的半电源电压(Vcc/2)的铁电存储装置的特征为快速存储器运行。当然在这种存储装置会出现储存在存储电容器内的数据可能丢失的问题；因为只要选择晶体管阻塞，则单元节点在存储电容器上是浮置的，并且这些单元节点对半导体衬底形成寄生的pn结，必然出现的漏电流经这pn结引起单元节点电压下降到地电位Vss。这时铁电存储电容器的另外的节点仍然处于固定的单元极板电压Vcc/2。因此通过程序变化可能破坏铁电存储电容器的内容。为了避免这种数据丢失，如在DRAM情况类似，在其内容破坏前进行存储单元再生。这种再生是这样实现的，即存储装置的位线被预充电到半电源电压Vcc/2，并且单元节点通过激活字线同样被充电到半电源电压Vcc/2，使得在存储电容器上下降到0伏。这种再生是费钱的，并要求额外的操作，这是应该尽可能避免的。因此本专利技术的任务是创立一种由多个电阻性铁电存储单元构成的存储装置，这些存储单元是如此设计的，使得单元节点上的漏电流不再可以引起存储单元的程序变化，使得可以舍弃存储单元的再生。在由本文开头所述类型的多个电阻性铁电存储单元构成的存储装置情况下，根据本专利技术，本任务通过以下方式解决，即存储电容器的另一电极经一电阻与一个加上单元极板电压的导线连接。这时电阻的特性是这样的，使得其阻值显著小于在选择晶体管的第一区和半导体衬底之间pn结的反向电阻的电阻值，此外，使得读和写的过程只受该电阻极其微小影响。因此保证在本专利技术的存储装置中读写过程几乎不受电阻干扰，尽管如此寄生的pn结到半导体衬底的漏电流仍然通过该电阻补偿，并且在铁电存储电容器的两侧施加相近的单元极板电压。因此可以不再出现存储电容器的违背本意的程序变化。因此本专利技术的要点在于离开选择晶体管第一区的电阻端与加单元极板电压的导线相连。该导线以优先的方式可以是在半导体本体表面区的第一导电类型的高掺杂区。为了实现电阻有多种可能性。所以例如通过在半导体本体内，在绝缘层，所谓的厚氧化物层下面，合适的掺杂在选择晶体管的第一区和优先由第一导电类型的高掺杂区形成的、加单元极板电压的导线之间的区域内，提供电阻是适宜的。但是使用MOS晶体管作电阻也是可能的，在其栅极上这样加参考电压，以便经MOS晶体管的沟道，调整例如在阈下电流区电阻具有所希望的特性。除了在MOS晶体管的栅极上加恒定的栅电压外，在每次读和写过程之后以及在存储装置上加上或关断供电电压时，该栅电压达到一值，使得在存储单元内存储电容器的单个电极，所谓的电容节点，快速达到单元极板电压。依靠这种措施，电容节点在每次运行后立刻达到单元极板电压是有利的。这时可以选择所有选择晶体管，例如在接通和关断存储装置时，或也可以用位线或字线解码器经加在MOS晶体管的栅极上的电压只选择属于各自的字线和位线的选择晶体管。在本专利技术的存储装置中，通过寄生pn结到半导体衬底的漏电流，以及在接通和关断存储装置时，意外的程序变化是不可能出现的。按照同一方式即使在关断供电电压时也可以出现意外的程序变化。此外，本专利技术的存储装置可以极简单地构成。尤其在存储装置中可以使用一只正常的字线解码器。字线的电容也不增大。在优先通过绝缘层下在半导体本体内的掺杂层制成的电阻和加固定单元极板电压的存储电容器电极之间无需插塞，这意味着对制造工艺较少要求，和占据较少许空间，因为不必为插塞提供单独的接触孔。即，本专利技术的存储装置的存储单元不需要大于标准的存储单元的单元面积。本专利技术依靠附图详细说明如下，即附图说明图1示出本专利技术存储装置中的存储单元阵列的电路图，图2示出根据第一实施例的本专利技术存储装置的示意剖面图，图3示出对按照图2的存储装置的示意俯视图，图4示出根据第二实施例的本专利技术存储装置的示意剖面图，图5示出按照图4的存储装置的示意俯视图，图6示出通过按照图4的存储装置的改进的示意剖面图，以及图7示出图6的存储装置的示意俯视图。图1示出以折叠的位线结构形式的存储器单元区，它具有用于由选择晶体管T和铁电存储电容器Cferro的单晶体管-单电容器(1T1C)存储单元的字线WL0,WL1,WL2和WL3和具有电容CB的位线BL0,bBL0,BL1和bBL1。一固定的单元极板电压加到存储电容器Cferro的一个电极上，根据本专利技术该电压分别经由例如在半导体本体内第一导电类型的高掺杂区构成的电阻R和导线L形成。该高掺杂区尤其可以是n-导电的带形区。处于存储电容器Cferro和加上单元极板电压VPLATTE的导线L之间的电阻R必须具有如下性质，(a)该电阻R的阻值要显著小于在选择晶体管的第一区和半导体衬底之间的pn结的反向电阻的阻值，以及(b)读、写过程只受电阻R极其微小的影响。如果电阻R遵守这些条件，则保证在单个存储单元中的读、写过程几乎保持不受电阻R干扰，并且寄生pn结对半导体衬底的漏电流可被渡过电阻R的电流所补偿。因此近似地把单元极板电压加到铁电存储电容器的两侧，也就是电容节点上。这样可以不再出现存储电容器的违背本意的程序变化。本专利技术的要点是与铁电存储电容器Cferro对置的电阻R的接头用导线L保持在单元极板电压VPLATTE，使得在接通和关断选择晶体管T时，在铁电存储电容器Cferro上差不多加同一电压，因此可杜绝铁电存储器Cferro的程序变化。有多种可能性实现电阻R，这些可能性应依靠图2到7详细说明如下。原则上，可能性在于，电阻R通过在选择晶体管旁绝缘层下合适的掺杂形成(对照图2和3)或者使用一MOS晶体管作电阻，该MOS晶体管经其栅电压VR如此调整，使得经这MOS晶体管的沟道调整电阻，使其具有所希望的特性(对照图4到7)。图2示出未详细标出的p导电半电体本体的表面区内一个n-导电的漏区1和n-导电源区2，其中在漏区1和源区2之间的沟道区上提供一字线WL。该字线WL埋入例如由氧化硅和或氮化硅构成的绝缘层内。漏区1经例如由多晶硅构成的插塞3与铁电存储电容器的电极SN相连，其介质dielectric使电极与加单元极板电压VPLATTE的公共电极PL分离。单个电极PL彼此相连，如由图2的虚线所表示的那样。源区2经一插头或插塞4与优选由铝构成的位线AL-BL连接。该插塞4显然与电极PL电分离。电阻R通过在漏区1和高掺杂的、n+导电区5之间的绝缘层或厚氧化物FOX下合适掺杂形成，经此区5单元极板电压VPLATTE输入到与漏区1对置的电阻R的接头上。对电阻R的合适掺杂浓度处于衬底掺杂的数量级。为了与衬底电阻比较提高电阻，则掺杂浓度处于其下，为了降低它，掺杂浓度处于衬底掺杂浓度之上。图4和5示出本专利技术的第二实施例，而在图6和7表示该实施例的扩展。这时在图4到7与图2和3相同的符号用于彼此相当的部件。在图4和5的实施例中，电阻R通过一只MOS晶体管6实现，在其栅电极7上加栅电压VR，这栅电压是这样调节的，使得经MOS电阻6的沟道调节电阻R使其具有所希望的特性。图6和7示出图4和5实施例的扩展本文档来自技高网...

【技术保护点】
由多个电阻性铁电存储单元构成的存储装置，该存储单元由各一只选择晶体管（Ｔ）和一只存储电容器（Ｃｆｅｒｒｏ）构成，电容器的一电极（ＰＬ）加一固定的单元极板电压，而其另一电极（ＳＮ）与选择晶体管具有第一导电类型的第一区（１）连接，其中在与第一导电类型相反的第二导电类型的半导体本体内或上提供选择晶体管（Ｔ）和存储电容器（Ｃｆｅｒｒｏ），其特征为：存储电容器（Ｃｆｅｒｒｏ）另一电极（ＳＮ）经一电阻（Ｒ）与加单元极板电压（ＶＰＬＡＴＴＥ）的导线（５）连接。

【技术特征摘要】
【国外来华专利技术】DE 1998-7-22 19832995.41．由多个电阻性铁电存储单元构成的存储装置，该存储单元由各一只选择晶体管(T)和一只存储电容器(Cferro)构成，电容器的一电极(PL)加一固定的单元极板电压，而其另一电极(SN)与选择晶体管具有第一导电类型的第一区(1)连接，其中在与第一导电类型相反的第二导电类型的半导体本体内或上提供选择晶体管(T)和存储电容器(Cferro)，其特征为存储电容器(Cferro)另一电极(SN)经一电阻(R)与加单元极板电压(VPLATTE)的导线(5)连接。2．根据权利要求1所述的存储装置，其特征为导线(5)通过第一导电类型的高掺杂区形成。3...

【专利技术属性】
技术研发人员：O科瓦里克，K霍夫曼，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]