在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置制造方法及图纸

本发明专利技术提供了一种集成电路，包括：半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由标准单元结构的固定栅电极间距之间的金属形成。在一个实施例中，集成电路可以是具有由金属形成的电阻器的跨域标准单元的器件充电模式（CMD）静电放电（ESD）保护电路。一种制造集成电路的方法包括：形成以栅电极间距间隔开的多个栅电极线以形成核心标准单元器件；至少施加在栅电极间距内的第一金属层以形成电阻器的一部分；以及至少施加与第一金属层连接的第二金属层以形成电阻器的另一部分。本发明专利技术还提供了在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置。

【技术实现步骤摘要】
【专利摘要】本专利技术提供了一种集成电路，包括：半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由标准单元结构的固定栅电极间距之间的金属形成。在一个实施例中，集成电路可以是具有由金属形成的电阻器的跨域标准单元的器件充电模式（CMD）静电放电（ESD）保护电路。一种制造集成电路的方法包括：形成以栅电极间距间隔开的多个栅电极线以形成核心标准单元器件；至少施加在栅电极间距内的第一金属层以形成电阻器的一部分；以及至少施加与第一金属层连接的第二金属层以形成电阻器的另一部分。本专利技术还提供了在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置。【专利说明】在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置相关申请的交叉参考本申请要求于2013年I月31日提交的美国临时专利申请第61/758,985号的优先权，其全部内容明确地结合于此作为参考。
本专利技术一般地涉及半导体器件及其制造，更具体地，涉及集成电路及在标准单元结构中形成具有金属化电阻器的集成电路的方法。
技术介绍
在半导体制造工业中，在半导体晶圆上制造集成电路涉及多个步骤，其中，在形成在晶圆上的光敏抗蚀剂(即，光刻胶)的膜中形成图案。通过光刻胶膜中的形成的图案以及空白区域，可以实施诸如注入杂质、氧化、蚀刻以及金属化的后续处理操作。一旦在半导体晶圆上完全形成集成电路，接下来就将晶圆组装成封装件。在CMOS工艺中，通常通过提供有源区来形成晶体管，该有源区具有位于衬底中的掺杂源极区/漏极区、位于衬底上方的栅极绝缘层以及位于栅极绝缘层上方的栅电极。接触件(例如，钨)通过具有多个水平导电图案层(一般被称为M1、M2等)以及在多个金属间介电层内所形成的垂直通孔层的导电互连结构来连接源极区/漏极区与栅电极。可以在具有矩形图案的元件库中定义集成电路的标准单元结构，其中，相邻的多晶硅导体之间的多晶硅间距具有固定的宽度和/或高度。逻辑单元的限位框(BB)是密封所有几何尺寸的该单元的最小矩形。通常由阱层确定单元BB。单元连接器或端子(逻辑连接器)设置在单元邻接框(AB)上。物理连接器(连接导线的金属片)通常与邻接框稍微重叠以确保连接而没有在两条导线的端部之间保持微小的空间。构建标准单元，使得他们都能够通过单元AB接触(两个单元邻接)被设置为水平地相互紧接。在标准单元布局中，标准单元(例如，明确的D型触发器)可以具有一些通用部件。那些部件中的一些可以包括在与垂直(M2)导线间距相等的布线网格上位于M2单元的顶部和底部上的连接器。这是用于两级金属工艺的双入口单元。设计用于三级金属工艺的标准单元在单元的中心具有连接器。晶体管的尺寸可以变化以优化区域和性能，但它们被配置为维持固定比率以平衡上升时间和下降时间。在元件库中定义的单元高度与预定义的水平(MD导线间距具有相同高度。该高度接近于能够容纳元件库中的最复杂单元的最小高度。电源线可以被设置在顶部和底部，以维持单元内部的特定宽度并与相邻单元中的电源线邻接。阱接触件(衬底连接器)以固定间隔设置在单元内部。附加阱接触件可以被设置在单元之间的间隔件中。大部分通用的标准单元都使用Ml的电源轨、Ml的内部连接，并且除了单元连接器以外，尽可能避免使用M2。当元件库开发者创建栅极阵列、标准单元或数据通路元件库时，在使用导致高速性能的大单元的广泛的高驱动晶体管和使用导致消耗较低功率的小单元的较小晶体管之间存在折中。例如，具有大单元的性能优化元件库可以用于在高性能工作站中的ASIC。面积优化元件库可以用于电池供电的便携式计算机的ASIC中。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种集成电路，包括:半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由介于所述标准单元结构的相邻栅电极线之间的金属形成。在该集成电路中，所述集成电路是跨电源域中的器件充电模型(CMD)静电放电(ESD)保护电路。在该集成电路中，所述CMD ESD保护电路包括所述电阻器和栅极接地NMOSCggNMOS )电路。在该集成电路中，所述CMD ESD保护电路被布直和构建成具有相互邻接的相邻标准单元。在该集成电路中，所述CMD ESD保护电路连接在第一域的第一反相器电路和第二域的第二反相器电路之间。在该集成电路中，所述电阻器的值为200欧姆。在该集成电路中，所述电阻器的值为100欧姆。在该集成电路中，所述电阻器的值为50欧姆。在该集成电路中，使用所述金属的所述电阻器是主要由钨制成的静电耗散电阻器，并且所述栅电极线由高K金属栅极制成。根据本专利技术的另一方面，提供了一种制造集成电路的方法，所述方法包括:形成以栅电极间距间隔开的多条栅电极线以形成核心标准单元器件；在相邻栅电极线之间至少施加第一金属层以形成电阻器的一部分；以及至少施加与所述第一金属层连接的第二金属层以形成所述电阻器的另一部分。所述方法进一步包括:施加金属以将第一电源域的电路连接至所述电阻器的输入端。在该方法中，所述核心标准单元器件包括栅极接地NMOS器件。所述方法进一步包括:施加金属以将所述电阻器的输出端连接至所述栅极接地NMOS器件。所述方法进一步包括:施加金属以将所述电阻器的输出端连接至第二电源域的电路。所述核心标准单元器件和所述电阻器在跨电源域中形成器件充电模型(CMD )静电放电(ESD)保护电路。所述方法进一步包括:通过多层衬底中的至少第一通孔、第二通孔和第三通孔至少施加第三金属层，以形成所述CDM ESD保护电路的输入端和所述CDM ESD保护电路的输出端之间的连接。在该方法中，所述核心标准单元器件包括栅极接地NMOS器件，并且所述方法进一步包括:通过所述第三通孔将所述第三金属层连接至氧化物层，以形成所述栅极接地NMOS器件的MOS漏极。在该方法中，所述CDM ESD保护电路被布置和构建成在所述标准单元器件的相邻单元之间没有禁用区。根据本专利技术的又一方面，提供了一种用于跨域标准单元的器件充电模型(CMD)静电放电(ESD)保护电路，包括:栅极接地NMOS器件；以及电阻器，与所述栅极接地NMOS器件连接，所述电阻器由包含所述栅极接地NMOS器件和所述电阻器的标准单元结构的相邻多晶硅线之间的一个或多个金属层形成。在该CDM ESD保护电路中，所述CDM ESD保护电路被布置和构建成在所述标准单元结构的相邻单元之间没有禁用区。【专利附图】【附图说明】当结合附图进行阅读时，根据以下详细描述可以更好地理解本实施例。应该强调的是，根据标准实践，附图的各种部件没有按比例绘制。相反，为了清楚起见，各种部件的尺寸可以被任意增加或减少。旨在结合与被认为是整个书面描述的一部分的附图阅读示例性实施例的该描述。在描述中，空间相对位置的术语，诸如“下方”、“上方”、“水平”、“垂直”、“在...之上”、“在...之下”、“向上”、“向下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)应该被解释为指的是如稍后描述的或如所讨论的附图中所示的定向。这些空间相对位置的术语是为了描述方便，并不要求以特定定向构建或操作器件或结构。除非另有明确说明，否则关于连接、耦合等的术语(例如“连接”和“互连”)指的是本文档来自技高网...

【技术保护点】
一种集成电路，包括：半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由介于所述标准单元结构的相邻栅电极线之间的金属形成。

【技术特征摘要】
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【专利技术属性】
技术研发人员：马威宇，陈柏廷，陈庭榆，陈国基，田丽钧，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71