半导体存储器芯片组件制造技术

本发明专利技术涉及一种用于一智能卡的半导体存储器芯片组件（２′），其中非易失性存储器芯片（ＥＥＰＲＯＭ）（４）和易失性存储器芯片（ＳＲＡＭ）（６）被叠层在相互的顶部并且通过垂直芯片互接（１６）相互直接耦合。该具有快速存取能力的易失性存储器能够快速执行程序。通过将数据再传送到该非易失性存储器中而可以永久和安全的存储数据。具有解码器电路的芯片（８）可被包括在另一级层中。缓冲电容（２０）被结合在一芯片并且在工作期间被持续再充电到恒定的电源电压。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种具有多个不同类型存储器芯片的半导体存储器芯片组件，所述多个不同类型存储器芯片是以不同的生产工艺制成的。特别是，本专利技术涉及一种适用于智能卡的半导体存储器芯片组件和配备有这种芯片组件的智能卡。当前可利用的半导体存储器按照它们的生产工艺、工作参数及其容量等可以赋予不同的类型。半导体存储器例如可以分为易失性和非易失性存储器。在智能卡和智能卡终端中适合于使用非易失性存储器，该存储器中的内容可被擦除和重写。通常使用的用于这种用途的半导体存储器是EEPROM。与例如DRAM或SRAM之类的易失性存储器相比，这种可擦除、电可编程只读存储器EEPROM为了擦除和重写数据需要某种复杂电路并且需要相对长的存取时间。如果在执行软件程序期间使用这种半导体存储器，只能很慢地执行该程序。另外，EEPROM只允许有限数量的擦除和写入操作，通常是在10,000和100,000范围。如果需要存在一例如EEPROM的非易失性存储器但仍然希望一快速存取存储器用于执行程序，一种思路是除了EEPROM之外再提供一例如SRAM之类的易失性存储器，该易失性存储器随后被用于执行程序。如果在执行程序之后该结果在某个时间被储存，则所需要的数据可再被装入该EEPROM中。不同类型的半导体存储器，即，在目前情况下的非易失性存储器(EEPROM)和快速易失性存储器(SRAM)，是基于不同的生产工艺。如果这两种不同的半导体存储器被一起使用，则为了可操作地互连这两个存储器需要花费相当的努力。在这两个存储器之间需要相当长的传导路径。这就占用了可利用芯片面积的相当大的部分。本专利技术基于该问题而提供了一种半导体存储器芯片组件，该半导体存储器芯片组件具有允许两种类型半导体存储器芯片的优点而没有上述的需要花费相当大的生产努力和长的传导路径的缺点。为了解决这个问题，本专利技术是在具有不同类型存储器芯片的半导体存储器芯片组件中以不同的级层将一存储器芯片配置在另一存储器芯片之上并且通过垂直互连来连接。在一特定的实施例中，存在有第一存储器芯片的存储单元到第二存储器芯片的存储单元的固定配置，相互配置的存储单元通过垂直连接而直接互连。在一特定的优选实施例中，第一种类型的存储器芯片是一非易失性存储器，具体说是EEPROM，第二种类型的存储器芯片是一易失性存储器，例如是SRAM。本专利技术允许具有不同类型的存储器芯片，特别是具有由不同生产工艺制造的存储器芯片的半导体存储器芯片组件的生产。根据本专利技术该芯片可以通过他们通常的生产过程来分别生产。在每种情况下都要求所制造的芯片的面积要相对的小。所制造的芯片随后被做成叠层式，芯片之间的连接是垂直连接，即，只需要很少的额外芯片面积。该芯片叠层随后作为一独立的单元而构成，特别是被封装在一组件中，这样它就可被安置在一智能卡中。在本专利技术的最简单的实施例中，可以提供两个芯片级层。因为每一个半导体存储器不仅包括实际的存储单元而且还包括驱动电路，这里称之为解码器，所述的解码器可以与特定的半导体芯片一起构成。但是，在本专利技术的一特别有利的实施例中，提供了具有用于在另一级层中所提供的该芯片组件的所有存储器芯片的解码器电路的另一芯片。由于该解码器电路是在另一芯片中，所以该芯片的占有面积不会增加(在水平方向)。具有该解码器电路的芯片还通过互连到第一或第二类型的存储器芯片的垂直芯片而被连接，这取决于哪个芯片是直接位于具有该解码器电路的芯片之下。所使用的与智能卡和智能卡终端相连接的存储器芯片中一特定特征是免受所谓电源分析的冲击。在这种冲击中，为了能够推断所保护的数据来达到欺骗性的目的，通过特定的传感器，以分析在一电路中的电流和电压的状态。如果电压和电流电平假定总是1，或者几个电平中一个为1，确保在所有的连接上所规定的级层与内部电路状态无关，这样所述的冲击不能达到上述的目的。一恒定的再充电电容，即所谓的缓冲电容，可用来将该芯片的电源电压平滑到一从外表上可识别所允许的判断电路状态的电平没有变化的程度。本专利技术的优选实施例中提供了一能量缓冲器，具体地说是由一集成电容所构成的，它在芯片组件的至少一级层上构成。所述的缓冲电容占据整个芯片级层，但是在一优选的多层设计中它还可以被限定仅在部分的芯片区域，这样级层的其余部分可以用于存储单元、解码器电路或逻辑电路。在通过该易失性存储器执行一程序的过程结束后，所述的缓冲电容可以用来存储该程序的执行结果和在该非易失性存储器中存储的另外的数据。在例如由于外部干扰影响而导致一程序异常中止的情况下，为了重新开始该程序，该数据必须能够通过缓冲电容永久地存储在非易失性存储器中。下面，将参考附图更详细地说明本专利技术的例子。附图说明图1示出了根据本专利技术第一实施例的一半导体存储器芯片组件的俯视图部分；图2示出了根据本专利技术第二实施例的类似图1的视图部分。图1示出了根据本专利技术第一实施例的半导体存储器芯片组件2。芯片组件2包括三个叠层的芯片，即底部芯片4，这里是由其为非易失性存储器芯片的EEPROM所构成，中间芯片6，这里是由其为易失性存储器芯片的SRAM所构成，和顶部芯片8，它包括有两种类型的解码器电路10和12。存储器芯片4包括一预定数量的存储单元C4。在垂直方向与此排成一行，存储器芯片6包括有相应数量的的易失性存储单元C6。在存储器芯片4和6中的存储单元C4和C6垂直地排成如图1的垂直线所示的一行。在相互垂直安置的存储单元C4和C6之间是通过所谓的垂直芯片互连而直接电连接的，这将在下面图2所示的例子中详细说明。包括在顶部芯片8中的顶部级层的解码器电路10和12允许对于存储器芯片4和6有不同的寻址能力。在本实施例中，解码器电路10(仅仅在图1中示出)用作驱动底部存储器芯片4中的存储单元C4，而解码器电路12用作驱动中间存储器芯片6中的存储单元C6。但是，在一改进的实施例中，在每种情况下，解码器电路10和12还可用于两个存储器芯片4和6。图2示出了第二实施例的半导体存储器芯片组件2′，该半导体存储器芯片组件2′是基于图1所示的芯片组件而构成的。如像第一实施例所示，底部芯片4是由EEPROM所形成，上面一级层的芯片6是由SRAM所形成。相互垂直地排成一行的存储器单元C4和C6通过垂直芯片互连16而直接电连接。以类似的垂直芯片互连来连接芯片6和芯片8，该芯片8包括有解码器电路(未详细示出)和另外的缓冲电容20。缓冲电容20同样通过直接垂直芯片互连22a与位于下面的存储器芯片6连接并且通过芯片互连22b与位于上面的另一芯片16连接，并且还通过在24处所指明的连接与包括在芯片8中的解码器电路连接。通过未示出的连接还将缓冲电容20与底部存储器芯片4相连接。图2所示的实施例的半导体存储器芯片组件2′不仅包括实际作为一能量缓冲器的缓冲电容20，还包括在最上部的芯片16，所述芯片包括例如其功能可用于所有其它芯片4、5和6的逻辑电路。在图2所示的实施例中，缓冲电容20由多个交错的电导体和电介质层所构成。使用一馈线(未示出)以保持缓冲电容20恒定地处于电源电压电平。在例如芯片组件2′的服务异常中止的情况下，它的电容量允许数据从存储器芯片6的SRAM写入存储器芯片4的EEPROM的相应的存储单元中。本专利技术和在图1和2中所示的一芯片组件的实施例特别适用于智能卡和智能卡本文档来自技高网...

【技术保护点】
一种具有第一类型的第一存储器芯片（４）、第二类型的第二存储器芯片（６）和在第一和第二存储器芯片之间的电连接（１４，１６）的半导体存储器芯片组件，其特征是该存储器芯片（４，６）以不同级层将一个安置在另一个之上，并且通过垂直芯片互连（１４，１６）而连接。

【技术特征摘要】
【国外来华专利技术】DE 1999-6-23 19928733.31.一种具有第一类型的第一存储器芯片(4)、第二类型的第二存储器芯片(6)和在第一和第二存储器芯片之间的电连接(14，16)的半导体存储器芯片组件，其特征是该存储器芯片(4，6)以不同级层将一个安置在另一个之上，并且通过垂直芯片互连(14，16)而连接。2.如权利要求1的芯片组件，其特征是第一存储器芯片(4)的存储器单元(C4)稳定地安置到第二存储器芯片(6)的某些存储器单元(C6)，并且相互地被安置的存储器单元(C4，C6)被直接电互连。3.如权利要求1或2的芯片组件，其特征是该第一类型相应于非...

【专利技术属性】
技术研发人员：托马斯格拉斯，
申请(专利权)人：德国捷德有限公司，
类型：发明
国别省市：DE[德国]