具有位线泄漏控制的双阈值电压SRAM单元制造技术

在某些实施例中，本发明专利技术包括一个集成电路，该集成电路包括一条位线和一条位线＃，多条字线，以及多个存储单元。该存储单元的每一个相应于字线之一条并且每一个包括分别连接在第一和第二存储结点之间的第一和第二通路晶体管，和位线及位线＃，分别地相应的字线连接到第一和第二通路晶体管的栅极。存储单元包括交叉连接在第一和第二存储结点之间的第一和第二反相器，其中第一和第二通路晶体管每个具有比第一和第二反相器的晶体管更低的阈值电压。连接到字线的字线电压控制电路有选择性地控制该字线上的字线信号。在某些实施例中，字线电压控制电路认定用于相应于选择为读的一个存储器单元的一个所选择的字线的字线信号并欠驱动用于不相应于所选存储单元的字线的字线信号。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路，特别涉及具有双阈值电压和位线泄漏控制的存储器单元。
技术介绍
静态随机存取存储器(SRAM)单元一般为快速从其读出和向其写入的位提供存储器储存。典型的SRAM单元有六个场效应晶体管(FET晶体管)。两个FET晶体管形成第一反相器和两个FET晶体管形成第二反相器，在电源和接地端之间。第一和第二反相器是交叉耦合的，使得在第一储存结点，第二反相器的输出端连接到第一反相器输入端，而在第二储存结点，第一反相器的输出端连接到第二反向器输入端。第一和第二交叉耦合的反相器形成闭锁电路，其中储存结点之一被拉向低电平，而另一储存结点被拉向高电平。六个晶体管的另外两个是传送FET晶体管，由字线导体上的字线信号控制。传送晶体管之一连接在位线和第一储存结点之间。另一传送晶体管连接在位线#和第二储存结点之间。在传送晶体管断开情况下，第一和第二储存结点与位线和位线#相绝缘，虽然这里可能存在某些泄漏。在读过程，数据和数据#分别在位线和位线#上被予充电到高电平。当该字线被认定时，储存结点之一为低电平，而另一为高电平。取决于存储单元的状态，低储存结点开始使数据或数据#信号为低电平。一个读出放大器读出数据和数据#信号之间的差，并加速相应于低储存结点的不论数据或数据#信号哪一个的衰落，直到该储存结点为低电平。高储存结点保持高电平，而读出放大器可以通过数据或数据#信号止住存储结点的高电平(取决于存储单元的状态)。因此，在字线信号被去认定(de-asserted)后，读过程使存储结点保持在相同的逻辑状态。读出放大器提供状态的信号指示。在写过程，响应于一个高或低值是否已写入一个写缓冲器，读出放大器电路使数据或数据#信号之一为高电平，而另一个为低电平。当字线信号被认定时，如果第一和第二存储结点的目前状态与数据和数据#信号的目前状态相同，则第一和第二存储结点保持相同。如果第一和第二存储结点的目前状态不同于数据和数据#信号的目前状态，则存储结点之一下拉，而另一存储结点上拉。当由两个交叉耦合的反相器形成的锁存器中第一和第二存储结点的状态改变时，该锁存器据信将倒转该状态。和动态随机存取存储器(DRAM)不同，SRAM单元不要求重新刷新来保持其状态。相反，只要电源施加到电源端并且不存在泄漏，则在交叉耦合的反相器的锁存器中第一和第二存储结点的电压状态是稳定的。但是，在SRAM单元中，在较大或较小程度上存在泄漏。为保持泄漏于低电平，阈值电压被保持相对高电平。例如，对于包含该存储器单元的集成电路的其他部分的晶体管，该存储器单元的晶体管的阈值电压可以更高。然而保持该阈值电压为高电平将同时降低转换速度和高速缓冲存储器的性能。因此，需要使存储单元具有低泄漏和快存取的结构和技术。概述在某些实施例中，本专利技术包括一个集成电路，该电路包括一条位线和一条位线#，多条字线，和多个存储器单元。存储器单元每个相应字线之一，每个分别包括连接在第一和第二存储结点间的第一和第二通路晶体管，以及位线和位线#，分别地，相应的字线连接到第一和第二通路晶体管的栅极。存储器单元包括交叉连接在第一和第二存储结点之间的第一和第二反相器，其中第一和第二通路晶体管每个具有比作为第一和第二反相器的晶体管更低的阈值电压。连接到该字线的字线电压控制电路有选择性地控制在该字线上的字线信号。在某些实施例中，字线电压控制电路认定用于相应于选择为读的一个存储器单元的一个所选择的字线的字线信号并欠驱动(underdriven)用于不相应于所选存储器单元的字线的字线信号。附图简述根据以下给出的详细说明以及本专利技术实施例的附图将更充分地理解本专利技术，但是，对于描述的特定实施例，不应当认为是对本专利技术的限制，而仅仅是说明和理解。附图说明图1是按本专利技术某些实施例的存储器单元的示意表示。图2说明通道长度和宽度的尺寸。图3是包括按本专利技术某些实施例的存储系统的集成电路的示意表示。图4是图3存储系统的存储单元列的示意表示。详细说明图1说明按本专利技术某个实施例的SRAM存储器单元10。存储器单元10代表以下方块图中描述和说明的其他的存储器单元。然而本专利技术并非局限于具有存储器单元10细节的存储器单元。在此所描述的FET晶体管可以是金属氧化物半导体场效应晶体管(MOSFET)。本专利技术包括具有存储器单元的存储器系统，其中通路晶体管的阈值电压(Vt)比闩锁晶体管的低，以及其中未-选择的存储器单元的字线欠驱动以减小位线和位线#中的泄露。参照图1，第一反相器14包括一个pFET晶体管M1和一个nFET晶体管M2，并且在第一存储结点Q具有一个输出端和在第二存储结点Q#具有一个输入端。通常，当存储结点Q为逻辑低电压时，存储结点Q#具有逻辑高电压，反过来亦然。第二反相器16包括一个pFET晶体管M3和一个nFET晶体管M4，并且在存储结点Q#具有一个输出端和在存储结点Q具有一个输入端。第一和第二反相器14和16交叉连接在第一和第二存储结点之间乃是因为反相器14的输出端连接到反相器16的输入端，而反相器16的输出端连接到反相器14的输入端。这种交叉式连接的配置形成一种闩锁。晶体管M1和M3是上拉晶体管，而晶体管M2和M4是下拉晶体管。反相器14和16连接电源电压Vcc(有时称Vdd)和接地电压Vss之间，该接地电压并非必需是接地的。第一通路晶体管M5是一个nFET晶体管，连接在位线(BL)和存储结点Q之间，第二通路晶体管M6是一个nFET晶体管，连接在位线#(BL#)和存储结点Q#之间。通路晶体管M5和M6的栅极由一条字线上的一个字线信号驱动。数据和数据#信号分别在位线和位线#上。为方便起见，数据和数据#信号在此指的是位信号。在某些实施例中，当Q是高电平(1)和Q#是低电平(0)时，存储器单元10被考虑具有逻辑高电平状态，而当Q是低电平(0)和Q#是高电平(1)时，它被考虑具有逻辑低电平状态。术语“某些实施例”和“另外的实施例”意味着本专利技术的至少某些实施例包括涉及与该术语有关的结构，功能，或特征。此外，对于“某些实施例”的不同标记未必全部涉及该相同的实施例。以下描述按本专利技术某些实施例的读出过程，然而，本专利技术并不限于下述详述。数据和数据#信号被予充到高电平(虽然它们可以交替地被予充到低电平或到另一参考电压)。当确认字线信号时，通路晶体管M5和M6接通。存储器结点之一是低电平(即，具有逻辑低电压)而另外的一个是高电平(即，具有逻辑高电压)。低电平的存储器结点开始将相应位信号推向低电平(数据或数据#信号与存储器单元的状态相关)。读出放大器加速感测并放大相应位信号的电压降和也可以止住另外位信号为高电平。读出放大器并不开始加速该电压降直到数据和数据#信号的差增大或大于一个特定的电压。该电压将随选择的读出放大器而改变。本专利技术不限于任何特定的读出放大器。作为一个例子，如果存储器结点Q是高电平和存储器结点Q#是低电平，则当认定字线信号时，存储器结点Q#开始将数据#信号拉向低电平。同时数据信号保持高电平。读出放大器加速下拉数据#信号。在字线去认定后，存储器结点Q保持高电平而存储器结点Q#保持低电平。读出放大器提供了指示存储器单元状态的一个信号。类似地，如果当字线认定时存储器结点Q是低电平而存储器结点Q#是高电平，存储器结点Q开始将该数据信号下拉到本文档来自技高网...

【技术保护点】
一个集成电路包括： 一条位线和一条位线＃； 字线； 每个存储单元相应于字线之一以及每个包括： （ａ）分别连接在第一和第二存储结点之间的第一和第二通路晶体管，以及位线和位线＃，分别地，相应的字线连接到第一和第二通路晶体管的栅极；以及 （ｂ）交叉连接在第一和第二存储结点之间的第一和第二反相器，其中第一和第二通路晶体管每个具有比第一和第二反相器的晶体管更低的阈值电压；以及 连接到字线的字线电压控制电路，以选择性地控制字线上的字线信号。

【技术特征摘要】
US 1999-3-3 09/261,9151.一个集成电路包括一条位线和一条位线#；字线；每个存储单元相应于字线之一以及每个包括(a)分别连接在第一和第二存储结点之间的第一和第二通路晶体管，以及位线和位线#，分别地，相应的字线连接到第一和第二通路晶体管的栅极；以及(b)交叉连接在第一和第二存储结点之间的第一和第二反相器，其中第一和第二通路晶体管每个具有比第一和第二反相器的晶体管更低的阈值电压；以及连接到字线的字线电压控制电路，以选择性地控制字线上的字线信号。2.权利要求1的集成电路，其中字线电压控制电路认定用于相应于选择为读的一个存储器单元的一个所选择的字线的字线信号并欠驱动用于不相应于所选存储单元的字线的字线信号。3.权利要求2的集成电路，其中用于未选择的字线的字线信号是包括在-5和-99毫伏之间。4.权利要求2的集成电路，其中用于未选择的字线的字线信号是包括在-100和-200毫伏之间。5.权利要求2的集成电路，其中用于未选择的字线的字线信号是包括在-201和-500毫伏之间。6.权利要求2的集成电路，其中用于未选择的字线的字线信号是大于-500毫伏的。7.权利要求1的集成电路，其中晶体管是MOS FET晶体管。8.权利要求1的集成电路，还包括一第二列存储器单元。9.权利要求1的集成电路，还包括连接到位线和位线#的一个读出放大器。10.权利要求1的集成电路，还包括位线条件电路，以分别予充电位线和位线#上的数据和数据#信号。11.一个集成电路包括一条位线和一条位线#；相应于行的字线；每个存储单元相应于字线之一以及每个包括(a)分别连接在第一和第二存储结点之间的第一和第二通路晶体管，以及位线和位线#，分别地，相应的字线连接到第一和第二通路晶体管的栅极；以及(b)交叉连接在第一和第二存储结点之间的第一和第二反相器，其中第一和第二通路晶体管每个具有比第一和第二反相器的晶体管更低的阈值电压；以及连接到字线的字线电压控制电路，以选择性地控制字线上的字线信号，使得该字线电压控制电路认...

【专利技术属性】
技术研发人员：A克沙瓦兹，K张，Y叶，V德，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]