【技术实现步骤摘要】
本专利技术涉及可以以字节单位进行变更存储单元数据的动作的非易失性半导体存储器。
技术介绍
以往，作为可以以字节单位进行存储单元的数据变更的非易失性半导体存储器已知有EEPROM。文献1(W.Johnson et al.，“A 16Kb Electrically ErasableNonvolatile Memory，”ISSCC Digest of TechnicalPapers，pp.152-153，Feb.1982.)提出使用FLOTOX(Floating GateTunnel Oxide)单元，以字节单位进行存储单元的数据变更的EEPROM。图65，是展示可以进行消除字节的EEPROM的存储单元部分的一例的平面图，图66是沿图65的LXVI-LXVI线的断面图。该EEPROM，在存储单元部分上使用了FLOTOX单元。FLOTOX单元的特征在于在N+漏极20a和浮动栅21a之间配置10[nm]左右的 隧道氧化膜22a，通过在该隧道氧化膜22a上施加电场在N+漏极20a和浮动栅21a之间进行电荷的交换。流入隧道氧化膜22a的电流，是由FN(Fowler-No...
【技术保护点】
【技术特征摘要】
1.一种非易失性半导体存储器，包括存储单元阵列(11)，由被配置成矩阵形的多个存储单元组构成；主控制栅线(CGLi)，在上述存储单元阵列上沿着行方向延伸；主控制栅驱动器(12c)；被配置在上述主控制栅线的一端；辅助控制栅线(CGLi-0，CGLi-1，…CGLi-3)，在被配置在上述行方向上的该存储单元组s内的1页份的存储单元s中被连接在多个存储单元s上；辅助控制栅驱动器(28)，被配置在上述主控制栅线和上述辅助控制栅线之间。2.如权利要求1所述的非易失性半导体存储器，其特征在于上述多个存储单元组的每一个由1个存储单元(MC)和连接在该存储单元两端的各1个共2个选择晶体管(ST1、ST2)构成。3.如权利要求2所述的非易失性半导体存储器，其特征在于2条选择栅线(SSLi、GSLi)，被连接在被配置于上述行方向的该存储单元组s内的上述2个选择晶体管的栅上；选择栅驱动器(12c)，被配置在上述2条选择栅线的一端，接近于上述控制栅驱动器。4.如权利要求1所述的非易失性半导体存储器，还包括辅助译码器(29)，译码地址信号，输出控制信号；上述辅助控制栅驱动器(28)，被连接在上述主控制栅线(CGLi)和上述辅助控制栅线(CGLi-0、CGLi-1、…CGLi-3)之间，由在栅上输入上述控制信号的MOS晶体管(36-0、36-1、…36-3)构成。5.如权利要求1所述的非易失性半导体存储器，还包括辅助译码器(29)，译码地址信号，对上述辅助控制栅线施加规定的电位；上述辅助控制栅驱动器(28)，被连接在上述辅助控制栅线(CGLi-0、CGLi-1、…CGLi-3)和上述辅助译码器(29)之间，由在栅上输入上述主控制栅线(CGLi)的电位的MOS晶体管(36-0、36-1、…36-3)构成。6.如权利要求1所述的非易失性半导体存储器，还包括控制电路(17)，当在连接在被配置在上述行方向上的上述存储单元组s内的1页份的存储单元s中对所选存储单元s进行数据变更的情况下，将被连接在上述辅助控制栅线上的多个存储单元的数据读出到具有闩锁功能的读出放大器，在上述读出放大器中在上述多个存储单元的数据中对与所选存储单元s对应的数据进行数据改写，消除被连接在上述辅助控制栅线上的上述多个存储单元的数据，将上述读出放大器的数据编程在被连接在上述辅助控制栅线上的上述多个存储单元中。7.如权利要求6所述的非易失性半导体存储器，其特征在于在上述辅助控制栅线上，连接n(n是多个)字节的存储单元s，与所选存储单元s对应的数据是字节数据。8.如权利要求1所述的非易失性半导体存储器，还包括装置(17)，当对在被配置于上述行方向上的上述存储单元组s内的1页份的存储单元s中所选存储单元s进行数据变更的情况下，将被连接在上述主控制栅线上的1页份的存储单元的数据s读出到具有闩锁功能的读出放大器，在上述读出放大器中对在被连接在上述辅助控制栅线上的多个存储单元s的数据中与上述所选存储单元s对应的数据进行数据改写，消除被连接在上述辅助控制栅线上的上述多个存储单元的数据，将上述读出放大器的数据中与被连接在上述辅助控制栅线上的上述多个存储单元对应的数据编程到被连接在上述辅助控制栅线上的上述多个存储单元。9.如权利要求8所述的非易失性半导体存储器，其特征在于在上述辅助控制栅线上，连接n(n是多个)字节的存储单元s，与上述所选存储单元s对应的数据是字节数据。10.如权利要求1所述的非易失性半导体存储器，其特征在于当将被连接在上述辅助控制栅线上的上述多个存储单元定义为区的情况下，在上述主控制栅线上连接多个区，对每n(n是自然数)个区进行数据的读出、消除或者编程动作。11.一种非易失性半导体存储器，包括存储单元阵列(11)，由被配置成矩阵形的多个存储单元组构成；第1以及第2主控制栅线(CGLi、CGLi+1)，在上述存储单元阵列上沿着行方向延伸；第1主控制栅驱动器(12c)，被连接在上述第1主控制栅线的一端；第1辅助控制栅线(CGLi-0、CGLi-1、…CGLi-3)，被连接在上述多个存储单元组中被配置在第1行内的存储单元组s内的存储单元s上；第1辅助控制栅驱动器(28)，被配置在上述第1主控制栅线和上述第1辅助控制栅线之间；第1选择栅线(SSLi、GSLi)，被连接在上述第1行内的存储单元组s内的选择晶体管上；第1选择栅驱动器(12c)，被连接在上述第1选择栅线的一端上；第2主控制栅驱动器(12c)，被连接在上述第2主控制栅线的一端；第2辅助控制栅线(CGLi-0、CGLi-1、…CGLi-3)，被连接在上述多个存储单元组中被配置在第2行内的存储单元组s内的存储单元s上；第2辅助控制栅驱动器(28)，被配置在上述第2主控制栅线和上述第2辅助控制栅线之间；第2选择栅线(SSLi+1、GSLi+1)，被连接在上述第2行内的存储单元组s内的选择晶体管上；第2选择栅驱动器(12c)，被连接在上述第2选择栅线的一端，其中上述第1主控制栅驱动器和上述第1选择栅驱动器，被配置在上述存储单元阵列的上述行方向的一端，上述第2主控制栅驱动器和上述第2选择栅驱动器，被配置在上述存储单元阵列的上述行方向的另一端。12.一种非易失性半导体存储器，包括存储单元阵列(11)，由被配置为矩阵形的多个存储单元组构成；第1以及第2主控制栅线(CGLi、CGLi+1)，在上述存储单元阵列上沿着行方向延伸；第1辅助控制栅线(CGLi...
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