删除时间缩短的非易失性半导体存储装置制造方法及图纸

在删除非易失性半导体存储装置的存储块的数据时，共同采用对存储块汇总施加删除脉冲的动作（Ｓ３）和限定存储块的部分区域汇总施加删除脉冲的动作（Ｓ６）。从而，对验证通过的存储单元过剩地施加的删除脉冲数可比传统降低，结果，成为过删除恢复写入（Ｓ９）的对象的存储单元数减少，可缩短块删除时间的总计。

【技术实现步骤摘要】

本专利技术涉及非易失性半导体存储装置，更具体地说，涉及执行删除及写入区域可变更的闪速存储器。
技术介绍
闪速存储器是可电气改写的非易失性存储器(EEPROM)中，汇总删除多个存储单元的存储器。近年的大电容的闪速存储器中，往往采用将存储阵列分割成多个块，以该块单位进行汇总删除的块删除方式。图22是传统的闪速存储器的块删除时的动作的流程图。图23是存储块的电路图。图23为了简单说明，存储块采用存储单元4行4列配置的构成。各存储单元包含可根据阈值电压的变化非易失地存储数据的存储晶体管。存储晶体管具有浮置栅极，通过向浮置栅极注入电子或从浮置栅极抽出电子来改变阈值电压。以下该存储晶体管也简称存储单元。参照图22、图23，块删除若开始，则首先在步骤S501中执行删除前的写入。图24是执行删除前写入后的存储单元的阈值电压的分布图。删除前，由于存储块内的各存储单元的保持数据通常为零零散散的1和0，若直接进行删除动作，则成为过删除的存储单元很多。如图24所示，若执行删除前写入，则存储块内的各存储单元的阈值电压的分布向电压高侧移动。图22中步骤S501若结束，则接着在步骤S502、S503中，进行将存储块设定成第1删除状态的操作。具体地，在变更行地址及列地址的同时从各存储晶体管执行读出，用步骤S502的删除验证1判断存储单元是否为删除状态。步骤S502中，每次判断存储单元未成为删除状态时，在步骤S503中向存储块汇总施加删除脉冲。本说明书中为了容易区别，在步骤S503为实现第1删除状态而施加的删除脉冲称为删除脉冲1，之后在步骤S507为实现第2删除状态而施加的删除脉冲称为删除脉冲2。另外与删除脉冲1、删除脉冲2对应，确认第1删除状态的验证称为删除验证1，确认第2删除状态的验证称为删除验证2。如图23所示，步骤S503的删除脉冲的施加通过将字线、位线、源极线设定为规定的电压来进行。具体地，字线WL0～WL3全部设定成负电压例如-10V，位线BL0～BL3全部为开路状态，源极线SL设定成正电压例如+10V。通过设定这样的电压，可向存储块的全部的存储单元汇总施加具有降低阈值电压作用的删除脉冲。图25是删除脉冲施加时向存储晶体管施加的电压的示意图。参照图25，与字线连接的控制栅极施加负电压例如-10V。P阱区及源极施加正电压例如+10V。该源极与源极线SL连接。另一方面，存储晶体管的漏极为开路状态。该漏极与位线连接。另外，内部形成P阱区的N阱区的电压也设定成正电压，例如+10V。通过施加删除脉冲，浮置栅极中的电子因隧道现象被抽出，阈值电压Vth降低。图26是删除脉冲1施加后的阈值电压的分布图。参照图22、图26，步骤S502、步骤S503中删除动作若结束，则存储块内的各存储单元的阈值电压的分布向比验证电压Vth1小的区域移动。但是，步骤S502的删除验证1通过后，阈值电压分布的下限超出过删除即阈值电压成为0V以下的区域。从而，步骤S504及步骤S505中，执行软汇总写入验证，软汇总写入脉冲施加的处理。步骤S505中施加的比通常写入时弱的写入脉冲称为软汇总写入脉冲。图27是软汇总写入脉冲施加时的存储单元的电压施加状态示意图。参照图27，向与字线连接的控制栅极施加正电压例如+10V。与源极线SL连接的源极和存储晶体管形成的P阱区的电压设定成负电压例如-5V。与位线连接的漏极为开路状态。另外向P阱区的下部存在的N阱区施加电源电压Vdd。通过施加这样的电压，由隧道现象向浮置栅极注入电子，阈值电压Vth上升。图28是软汇总写入验证结束后的阈值电压的分布的示意图。参照图22、图28，步骤S505中软汇总写入脉冲汇总施加到存储块。从而，存储单元的阈值电压分布的下限值变化。向存储块的全部的存储单元汇总施加软写入脉冲，使得存储单元的阈值电压分布的下限值成为验证电压Vth2以上。存储单元的阈值电压分布的下限值成为验证电压Vth2以上时，步骤S504中软汇总写入验证通过。步骤S504中软汇总写入验证若通过，则相反，在阈值电压的分布的上限侧有时存在分布溢出位。为了使该上限溢出位的阈值电压返回删除状态，再次在步骤S506、步骤S507中对存储块施加删除脉冲2。步骤S506、步骤S507中，反复施加删除脉冲2，直到存储单元的阈值电压的分布全部成为规定的上限设定电压Vth3以下。该步骤S507中的删除脉冲2的施加也与步骤S503同样，对块的存储单元汇总施加脉冲。图29是步骤S506中的删除验证2结束后的阈值电压的分布示意图。通过在软汇总写入后施加删除脉冲2，即使对分布溢出位，图29所示阈值电压也成为验证电压Vth3以下。最后，步骤S506的删除验证2若结束，则接着在步骤S508、步骤S509中向过删除的存储单元以1比特单位执行过删除恢复写入。图30是步骤S508的过删除验证结束后的存储单元的阈值电压的分布的示意图。若通过步骤S508中的读出判明该存储单元为过删除，则在步骤S509中对该判明为过删除的一个存储单元施加写入脉冲。反复执行步骤S508、S509，结果，仅向阈值电压比验证电压Vth4小的存储单元施加写入脉冲，施加了写入脉冲的存储单元的阈值电压向阈值电压变大的一侧移动。按照图22所示流程进行处理，通过将存储块内的各存储单元的阈值电压的分布处于阈值电压下限和阈值电压上限的设定电压值内，结束块汇总删除动作。这样，即使施加相同写入脉冲或相同删除脉冲，由于各存储单元的特性偏差，存储单元的阈值电压的分布变广。因而，几次反复执行脉冲强度的改变并同时对块汇总施加写入脉冲或删除脉冲后，最后，对过删除的存储单元进行逐比特写入。最初对存储单元汇总施加脉冲是为了减少脉冲施加的合计次数。若从最初开始逐个比特地进行写入，则脉冲施加的次数变多，删除时间变长。另外，作为非易失性半导体存储装置的汇总删除关联的传统技术，特开平3-105795号公报公开了实现包含存储阵列的汇总删除的多样的部分删除的技术。以前，软汇总写入后的删除脉冲2的施加以块单位汇总进行。具体地，删除脉冲2的施加在每次删除验证失败时进行。删除验证是使行地址及列地址依次加一的同时，每次读出1或8或16比特的数据，执行通过/失败的判定。例如，为由图23所示的16个存储单元组成的存储块的场合，从存储单元逐个进行读出，逐个对存储单元进行通过/失败的判定。因而，与行地址小且列地址小相当的区域即使在一次验证通过后，若其后进行的验证中与上位地址相当的区域的验证失败，则再次施加删除脉冲2。结果，向验证已通过的区域过剩地施加删除脉冲，直到删除对象的块的全部存储单元的阈值电压降低到删除脉冲电压以下。这样，过剩地施加删除脉冲的存储单元的阈值电压变得低于容许分布的下限，过删除的存储单元增加。因而，成为过删除恢复写入的对象的存储单元增加，结果，有删除时间变长的问题。
技术实现思路
本专利技术的目的是提供删除时间缩短的非易失性半导体存储装置。本专利技术概括起来是一种非易失性半导体存储装置，包括矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管；包含与多个存储晶体管的行对应设置的多个字线和与多个存储晶体管的列对应设置的多个位线的存储块；选择存储块内的删除脉冲的施加对象的选择电路；汇总删除存储块保持的信息时，执行存储块的数据删除的控制的写入删除控制本文档来自技高网...

【技术保护点】
一种非易失性半导体存储装置，其特征在于，包括：矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管；包含与上述多个存储晶体管的行对应设置的多个字线和与上述多个存储晶体管的列对应设置的多个位线的存储块；选择上述存储块内的 删除脉冲的施加对象的选择电路；汇总删除上述存储块保持的信息时，执行上述存储块的数据删除的控制的写入删除控制部，在上述汇总删除的过程中，包括汇总删除的过程中的删除状态即第１删除状态和上述第１删除状态之后的删除状态即第２ 删除状态，上述第１、第２删除状态，是上述多个存储晶体管的阈值电压的分布分别变得比预定的第１、第２阈值电压低的状态，上述写入删除控制部，指示上述选择电路汇总选择上述存储块内的存储晶体管，以反复施加第１删除脉冲，直到上述 存储块成为上述第１删除状态为止，在上述存储块成为上述第１删除状态后，指示上述选择电路进行选择，使得对上述存储块内的存储晶体管施加比通常的写入弱的写入脉冲，　而且，指示上述选择电路逐个上述区域地进行依次选择，以将上述存储块分割 成多个区域，逐个区域地汇总施加第２删除脉冲，直到上述存储块成为上述第２删除状态为止。...

【技术特征摘要】
JP 2003-9-4 312905/031.一种非易失性半导体存储装置，其特征在于，包括矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管；包含与上述多个存储晶体管的行对应设置的多个字线和与上述多个存储晶体管的列对应设置的多个位线的存储块；选择上述存储块内的删除脉冲的施加对象的选择电路；汇总删除上述存储块保持的信息时，执行上述存储块的数据删除的控制的写入删除控制部，在上述汇总删除的过程中，包括汇总删除的过程中的删除状态即第1删除状态和上述第1删除状态之后的删除状态即第2删除状态，上述第1、第2删除状态，是上述多个存储晶体管的阈值电压的分布分别变得比预定的第1、第2阈值电压低的状态，上述写入删除控制部，指示上述选择电路汇总选择上述存储块内的存储晶体管，以反复施加第1删除脉冲，直到上述存储块成为上述第1删除状态为止，在上述存储块成为上述第1删除状态后，指示上述选择电路进行选择，使得对上述存储块内的存储晶体管施加比通常的写入弱的写入脉冲，而且，指示上述选择电路逐个上述区域地进行依次选择，以将上述存储块分割成多个区域，逐个区域地汇总施加第2删除脉冲，直到上述存储块成为上述第2删除状态为止。2.权利要求1所述的非易失性半导体存储装置，其特征在于，上述选择电路根据上述写入删除控制部的指示，在上述第1删除脉冲施加时，汇总选择上述多个字线，在上述第2删除脉冲施加时，汇总选择上述多个字线中的部分字线。3.权利要求2所述的非易失性半导体存储装置，其特征在于，上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据，进行确认上述存储块是否成为上述第2删除状态的验证动作，在每次上述验证动作的结果为不良时，指示上述选择电路向与上述部分字线连接的存储晶体管施加上述第2删除脉冲，另外指示上述选择电路，使上述部分字线至少包含与上述验证动作的结果为不良时指定的行地址对应的字线。4.权利要求1所述的非易失性半导体存储装置，其特征在于，上述写入删除控制部在上述第1删除脉冲施加时，对上述多个位线施加用于汇总删除的数据，在上述第2删除脉冲施加时，向上述多个位线中的部分位线施加用于上述删除的数据。5.权利要求4所述的非易失性半导体存储装置，其特征在于，上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据，进行确认上述存储块是否成为上述第2删除状态的验证动作，在每次上述验证动作的结果为不良时，指示上述选择电路向与上述部分位线连接的存储晶体管施加上述第2删除脉冲，另外指示上述选择电路，使上述部分位线至少包含与上述验证动作的结果为不良时指定的列地址对应的位线。6.权利要求1所述的非易失性半导体存储装置，其特征在于，上述选择电路根据上述写入删除控制部的指示，在上述第1删除脉冲施加时，汇总选择上述多个字线，在上述第2删除脉冲施加时，当上述第2删除脉冲的施加次数不足规定数时汇总选择上述多个字线，当上述第2删除脉冲的施加次数为规定数以上时汇总选择上述多个字线中的部分字线。7.权利要求6所述的非易失性半导体存储装置，其特征在于，上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据，进行确认上述存储块是否成为上述第2删除状态的验证动作，在每次上述验证动作的结果为...

【专利技术属性】
技术研发人员：友枝光弘，中村稔，
申请(专利权)人：株式会社瑞萨科技，株式会社瑞萨电子元件设计，
类型：发明
国别省市：JP[日本]