提供一种具有串行输入／输出接口的多端口存储器装置，包括：存储器核心；控制方块，使用以一封包形成输入至上述多个端口的命令及地址，以产生对应于命令及上述存储器核心的操作所需的内部命令信号、内部地址及控制信号；以及模式选择方块，用以组合施加至多个模式选择垫的信号及产生测试模式旗标信号，其中在测试模式中分配至上述传输垫及上述接收垫以回应上述测试模式旗标信号的输入／输出数据经由上述多个端口与上述存储器核心交换数据。而且，在上述测试模式中分配至上述传输垫及上述接收垫的命令、地址及控制信号在上述控制方块被旁路并提供至上述存储器核心。
【技术实现步骤摘要】
本专利技术涉及一种半导体存储器设计技术，尤其涉及一种具有一串行I/O接口的多端口存储器装置的测试相关技术。
技术介绍
大部分的存储器装置(包括一随机存取存储器(random access memory，RAM)具有一个端口。而一个端口具有多个输入/输出接脚组。换句话说，上述存储器装置只具有一个做为与晶片组交换数据用的端口。然而，在最近几年中，上述存储器装置与上述晶片组间的功能区分已变得模糊不清，而且已考虑将上述晶片组与上述存储器装置整合在一起。此技术需要一多端口存储器装置，其可直接与周边图形装置(peripheral graphicdevices)、CPU等交换数据。为了实现这样的一个多端口存储器装置，多个端口中的任何一个端口必须能提供对所有存储器单元的存取。大部分的存储器装置(包括RAM)使用并行输入/输出接口。换句话说，经由多个输入/输出接脚(DQ)以并行方式与外部电路交换数据。上述输入/输出接口为一电性及机械性处理方法，用以在藉由将一不同功能单元连接至一信号线来进行通讯时正确地传送传输/接收信息。上述信号线称为一总线。上述总线包括一数据总线、一控制总线、一接地总线等。总线线的数目依据一接口来改变。因为一并行输入/输出接口可同时经由几条线来传送几个位数据，所以有绝佳的效率(速率)，然而会增加线的数目。因此，如果距离是长的情况，会增加传送成本。基于此理由，上述并列输入/输出接口广泛地使用于需要快速率的短距离传输中。一串行输入/输出接口经由一条线来传输/接收数据。因此，相较于上述并行输入/输出接口，虽然上述串行输入/输出接口具有一速率方面的缺点，但是具有硬件及控制简化的优点。然而，相较于上述并行传输方法，上述串行传输方法并非总是缓慢的。同时，考虑到上述并行输入/输出接口的缺点，不断地企图想将上述并行输入/输出接口改变成为上述串行输入/输出接口。同样地，考虑到与其它串行I/O接口装置的相容性的扩充，需将RAM的接口改变成为上述串行输入/输出接口。上述多端口存储器装置具有多个端口。因此，如果使用上述并行输入/输出接口，垫(pad)及接脚的数目会以正比于端口的数目来增加，结果导致封装困难。因此，上述多端口存储器装置采用上述串行输入/输出接口是比较有利的。图1描述一256M多端口动态随机存取存储器(256M multi-port DRAM)的架构的一方块图，其被揭露于2003年12月17日由相同申请人所提出的韩国专利申请第2003-92375号中。参考图1，上述256M多端口动态随机存取存储器包括多个存储器单元及多个行解码器RDEC。上述256M多端口动态随机存取存储器包括多个排组bank0-bank15、一控制方块100、多个端口port0-port7、第一至第四总体数据总线GIO_UL、GIO_UR、GIO_DL、GIO_DR、第一及至第二总体数据总线连接方块、多个传送总线TB、多个传送总线连接方块TG、多个总线连接方块TL以及多个数据传送方块QTRX。在一行方向(图中的右左方向)将多达一预先数目的上述多个排组bank0-bank15配置于一核心区域(core area)的四个分割区(象限)中。上述控制方块100配置于上述第一/第三象限与上述第二/第四象限之间，用以将上述核心区域分割成两个区。上述控制方块100使用一输入命令、地址等以产生一内部命令信号、一内部地址信号及一控制信号，以及控制上述存储器装置的各个元件。上述多个端口port0-port7配置在上述各个象限的边缘部分，以及用以与不同目标装置单独通讯。上述第一至第四总体数据总线GIO_UL、GIO_UR、GIO_DL、GIO_DR在一行方向配置于对应各个象限的每一端口与每一排组之间，以及实施一并行数据传输。上述第一及第二总体数据总线连接方块PR_U及PR_D设置于两个在行方向彼此相邻的总体数据总线之间，以及用以选择性地连接上述两个总体数据总线。上述多个传送总线TB在每一排组的列方向(图中的上下方向)来配置，以及用以在上述多个排组内部实施一数据传输。上述多个传送总线连接方块TG在一列方向配置于两个彼此相邻的排组之间，以及选择性地连接上述两个传送总线TB。上述多个总线连接方块TL配置于上述象限的每一排组与每一总体数据总线之间(其中上述象限用以容纳上述每一排组)，以及用以在上述对应传送总线TB与上述对应总体数据总线之间实施数据交换。上述多个数据传送方块QTRX设置于上述象限中的每一端口与每一总体数据总线之间(其中上述象限用以容纳上述每一端口)，以及用以在上述对应端口与上述对应总体数据总线之间实施数据传输/接收。现将描述上述256M多端口动态随机存取存储器的详细结构。上述16个排组bank0-bank15的每一排组包括16M动态随机存取存储器单元(8k(行)x2k(列))及上述行解码器RDEC。每一排组包括在一典型动态随机存取存储器核心中所需的核心电路(例如一位线感测放大器及等化器(equalizer))。上述排组bank0-bank15配置于四个象限中，其每一个包括四个在一行方向上的排组。详而言之，上述排组bank0、bank2、bank4、bank6配置于上述核心区域的第一象限(左上区)中，以及上述排组bank8、bank10、bank12、bank14配置于第二象限(右上区)中。同样地，上述排组bank1、bank3、bank5、bank7配置于第三象限(左下区)中，以及上述排组bank9、bank11、bank13、bank15配置于第四象限(右下区)中。同时，最好将每一行解码器RDEC与在每一排组的一侧的一相邻排组的行解码器RDEC配成一对。将每一页(列)分割成为四个区段，每一区段由512个单元所组成。上述控制方块100使用以一封包形式传输的命令与地址来产生内部命令信号、内部地址信号及控制信号，以及控制上述存储器装置的各个元件。在此，上述内部命令信号包括一内部启动命令信号(ACT)、一内部非启动命令信号(PCG)、一内部读取命令信号(RD)、一内部写入命令信号(WD)等。上述内部地址信号包括一启动阵列地址(AAA)、一非启动阵列地址(PAA)、一读取阵列地址(RAA)、一写入阵列地址(WAA)、一行地址(RA)、一读取区段地址(RSA)、一写入区段地址(WSA)等。上述控制信号包括一传送门控制信号(TGC)、一管线寄存器旗标信号(PRFG)、一管线寄存器数据驱动信号(DP)、一DRAM核心测试模式旗标信号(DTM)等。上述多个端口port0-port7配置在上述各个象限的晶粒(die)边缘部分，其每一个都包括两个端口。上述晶粒边缘部分代表一主轴部分，其由上述对应象限的所有排组所共用。详而言之，上述端口port0及port2配置在上述第一象限中，以及上述端口port4及port6配置在上述第二象限中。上述端口port1及port3配置在上述第三象限中，以及上述端口port5及port7配置在上述第四象限中。每一端口支持一串行I/O接口，以及用以与不同目标装置(例如核心片组、图形核心片等)单独通讯。同时，在上述端口port0-port7配置成用以支持上述串行I/O接口的情况中，上述端口port0-port7的每一端口包括多个对应于数本文档来自技高网...
【技术保护点】
一种多端口存储器装置，包括多个支持一串行输入／输出接口的端口，该多个端口包括一传输垫及一接收垫，该多端口存储器装置包括：存储器核心；控制装置，使用以一封包形式输入至该多个端口的命令及地址，以产生对应于命令及该存储器核心的操作 所需的一内部命令信号、一内部地址及一控制信号；以及模式选择装置，用以组合施加至多个模式选择垫的信号及产生一测试模式旗标信号，其中在一测试模式中分配至该传输垫及该接收垫以回应该测试模式旗标信号的输入／输出数据经由端口与该存储器 核心交换，以及在上述测试模式中分配至该传输垫及该接收垫的命令、地址及控制信号在该控制装置被旁路并提供至该存储器核心。
【技术特征摘要】
KR 2004-5-6 10-2004-00319801.一种多端口存储器装置，包括多个支持一串行输入/输出接口的端口，该多个端口包括一传输垫及一接收垫，该多端口存储器装置包括存储器核心；控制装置，使用以一封包形式输入至该多个端口的命令及地址，以产生对应于命令及该存储器核心的操作所需的一内部命令信号、一内部地址及一控制信号；以及模式选择装置，用以组合施加至多个模式选择垫的信号及产生一测试模式旗标信号，其中在一测试模式中分配至该传输垫及该接收垫以回应该测试模式旗标信号的输入/输出数据经由端口与该存储器核心交换，以及在上述测试模式中分配至该传输垫及该接收垫的命令、地址及控制信号在该控制装置被旁路并提供至该存储器核心。2.如权利要求1所述的多端口存储器装置，更包括入口...
【专利技术属性】
技术研发人员：李日豪，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]
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