使用动态随机存取存储器和闪存的系统技术方案

提供了一种使用动态随机存取存储器和闪存的系统和方法。在一个示例中，该系统包括：非易失性存储器；同步动态随机存取存储器；包括控制电路的多个电路，该控制电路与非易失性存储器和同步动态随机存取存储器耦合，并且控制对非易失性存储器和同步动态随机存取存储器的存取；和多个与所述电路耦合的输入／输出端子，其中在从非易失性存储器到同步动态随机存取存储器的数据传输中校正了错误的数据被传输。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及计算机存储器系统，更具体地说，涉及具有动态随机存取存储器(DRAM)的存储器系统和控制这样一种存储器系统的方法。
技术介绍
以往有一些组合半导体存储器，其中在堆叠芯片(堆叠(stack))上的闪存(flash memory)(容量32兆位)和静态随机存取存储器(SRAM(容量4兆位))被集成密封在FBGA(细间距球栅阵列)封装中。闪存和SRAM用FBGA封装的输入/输出电极作为共同的地址输入端子和数据输入/输出端子。然而，它们中的一个的控制端子与另一个的控制端子是彼此独立的。也有其中闪存芯片和DRAM芯片被集成密封在导线架型封装中的组合半导体存储器。在该种类型的组合半导体存储器中，闪存和DRAM用封装的输入/输出电极作为共同的地址输入端子、数据输入/输出端子和控制端子以输入/输出。也有包括闪存的系统，其中闪存被用做主存储器、高速缓冲存储器、控制器和CPU。也有包括闪存、DRAM和数据传输控制电路(数据传输控制器)的半导体存储器。也有其中闪存和SRAM被封装在一个和相同的半导体芯片上的存储器。也有其中闪存和SRAM被封装的闪速I/O卡。也有包括闪存、高速缓冲存储器、控制器和CPU的系统。在下面的参考文献中详细地提供了上述的一些系统。“Data Sheet of Combination Memory(Stacked Csp)，FlashMemory+RAM”，LRS1380型(联机)，2001年12月10日，夏普公司，[2002年8月21日检索]，网址为http//www.sharp.co.jp/products/device/flash/cmlist.html。JP-A第299616/1993号公报、第0566306号未决欧洲专利的说明书、JP-A第146820/1995号公报、JP-A第5723/2001号公报、JP-A第357684/2001号公报、JP-A第137736/1996号公报、JP-A第510612/2001号公报。由于蜂窝电话功能的增加(例如发送音乐、游戏等)，所以用于蜂窝电话中的应用程序的大小、数据和工作区也已增加。预计将需要更高容量的闪存和SRAM。此外，人们已大大地提高了近来蜂窝电话的性能，并且增加了对大容量存储器的需求。目前用于蜂窝式电话中的闪存为使用被称做“或非”(NOR)配置的存储器阵列方法的“或非”型闪存。该“或非”配置为存储器单元阵列的寄生电阻降低的阵列配置。在该“或非”配置中，通过以一个触点给两个并联连接的存储器单元的比率提供金属位线触点，电阻被降低。因此，其读取时间约为80纳秒(ns)，这基本上与SRAM中的读取时间相同。然而，由于一个触点必须被提供给两个单元，所以芯片区接触部分的比例较高并且增加了每一存储器单元一位的区域。在不能获得需要的高容量时这就出现了问题。典型的大容量闪存也包括使用存储器阵列的“与”配置的“与”(AND)型闪存和使用“与非”配置的“与非”(NAND)型闪存。在该闪存中，一位线触点被提供给16-128单元并且可获得高密度存储器阵列。因此，每一存储器单元的一位区域可被设置为小于“或非”型闪存中的一位区域，并且可实现对高容量的需要。另一方面，在第一数据被输出前的读取时间大约长为25us-50us。不幸的是，该读取时间削弱了与SRAM的兼容性。
技术实现思路
本专利技术的目的是提供一种包括ROM和RAM的存储器系统，其中该存储器系统的存储容量高并且能够以高速度读取和写入数据。用于本专利技术的典型装置如下闪存、传输数据缓冲器(TDBUF)、2个DRAM(其包括多个存储体，并且根据与时钟同步的命令实现读取和写入)被封装于一个密封体上，并且该密封体具有与半导体芯片相互连接的电极和在密封体和用于密封体外部之间连接的电极。在一个实施例中，存储器控制器与DRAM相连并与闪存相连，以缩短响应来自半导体装置外部的请求从闪存中读出数据的读出时间，并且从闪存到DRAM的数据传输和从DRAM到闪存的数据传输由该存储器控制器实现。在电源接通后或当发出传输命令时，可进行这样的控制以使闪存中的至少一部分数据通过存储器控制器被传输到DRAM上。即使当数据传输在半导体装置内的闪存和DRAM之间正在进行时，也可进行这样的控制以使从半导体装置外部对DRAM的读存取和写存取被接受，从而以更高的速度读取和写入数据。在该背景下，也可确保在半导体装置之内的闪存和DRAM之间的数据传输被实现。此外，在电源接通后在从闪存到DRAM的数据传输期间，存储器控制器进行DRAM的刷新控制。也可进行这样的控制以使在从闪存到DRAM的数据传输期间DRAM的自动刷新被执行，当数据传输完成时DRAM进入自刷新状态，之后，根据半导体装置外部的自刷新取消命令，自刷新状态被取消。本专利技术包括其它系统、方法和装置的实施例，其如上所述被配置并具有其它的特征和选择。附图说明依据下列详细说明并结合附图，本专利技术将变得易于理解。为了更容易理解该说明，用标号来表示结构部件。图1是适用于本专利技术的存储器模块的原理图；图2是说明图1中的CHIP2的示例的方框图；图3是说明适用于本专利技术的存储器模块的地址映射的示例的说明图；图4是说明当电源接通时执行适用于本专利技术的存储器模块的操作的示例的图；图5是说明当电源接通时在适用于本专利技术的存储器模块中初始化DRAM的示例的图；图6是说明当电源接通时在适用于本专利技术的存储器模块中执行DRAM初始化的示例的图；图7是说明当电源接通时在适用于本专利技术的存储器模块中执行从FLASH到DRAM的数据传输的操作流程的示图；图8是说明在本专利技术的存储器模块中的DRAM的刷新操作的示图；图9是说明在本专利技术的存储器模块中从FLASH到DRAM的数据传输的操作流程的流程图；图10是说明在本专利技术的存储器模块中从DRAM到FLASH的数据传输的操作流程的流程图；图11是说明从本专利技术的存储器模块读出数据和将数据写入本专利技术的存储器模块的操作的示例的图；图12A是说明在本专利技术的存储器模块上改变时钟周期的操作的示例的图；图12B是说明在本专利技术的存储器模块上改变时钟周期的操作的示例的图；图13是说明当DRAM正在根据加载命令执行写入操作时，当指示DRAM执行读取操作时的存储器系统操作的示例的时序图；图14是说明当DRAM正在根据加载命令执行读取操作时，当指DRAM执行读取操作时的存储器系统操作的示例的时序图；图15是说明当DRAM在根据加载命令执行写入操作之前，当指示DRAM执行读取操作时的存储器系统操作的示例的时序图；图16是说明当DRAM正在根据加载命令执行写入操作时，当指示DRAM执行读取操作时的存储器系统操作的示例的时序图； 图17是说明在本专利技术的存储器模块中根据模式记录设置命令改变猝发长度的操作的示例的图；图18是说明从本专利技术的存储器模块中读取数据的操作的示例的图；图19A是说明在本专利技术的存储器模块中，中断对DRAM供电的命令的示例的图；图19B是说明在本专利技术的存储器模块中，接通DRAM的电源的命令的示例的图；图20是说明图1中所示的FLASH的构造的示例的图；图21是说明从图20中所示的FLASH中读取数据的时间的示例的时序图；图22是说明适用于本专利技术的存储器模块的构造的示例的图；图23是说明图22中所示的FL本文档来自技高网...

【技术保护点】
一种存储器系统，包括：非易失性存储器；同步动态随机存取存储器；包括控制电路的多个电路，该控制电路与非易失性存储器和同步动态随机存取存储器耦合，并且控制对非易失性存储器和同步动态随机存取存储器的存取；和多个与所述多个电路耦合的 输入／输出端子，其中在从非易失性存储器到同步动态随机存取存储器的数据传输中校正了错误的数据被传输。

【技术特征摘要】
【国外来华专利技术】JP 2002-9-11 265334/20021.一种存储器系统，包括非易失性存储器；同步动态随机存取存储器；包括控制电路的多个电路，该控制电路与非易失性存储器和同步动态随机存取存储器耦合，并且控制对非易失性存储器和同步动态随机存取存储器的存取；和多个与所述多个电路耦合的输入/输出端子，其中在从非易失性存储器到同步动态随机存取存储器的数据传输中校正了错误的数据被传输。2.权利要求1的存储器系统，其中通过输入/输出端子从外部所输入的存储体有效命令以2个时钟周期的等待时间或更长的等待时间被输出到同步动态随机存取存储器。3.权利要求2的存储器系统，其中在该等待时间用于在非易失性存储器和同步动态随机存取存储器之间的数据传输的同步动态随机存取存储器读命令和写命令的发出被暂时停止，并且通过输入/输出端子从外部所输入的存储体有效命令变为允许。4.权利要求2的存储器系统，其中该等待时间是可编程的。5.权利要求4的存储器系统，其中该等待时间的编程可通过输入/输出端子从外部被执行。6.权利要求1的存储器系统，其中以为同步动态随机存取存储器设定的猝发长度的整倍数的猝发长度，读操作和写操作被执行。7.一种存储器系统，包括非易失性存储器；同步动态随机存取存储器；包括控制电路的多个电路，该控制电路与非易失性存储器和同步动态随机存取存储器耦合，并且控制对非易失性存储器和同步动态随机存取存储器的存取；和多个与所述多个电路耦合的输入/输出端子，其中指示在非易失性存储器和同步动态随机存取存储器之间的数据传输的命令，指示断开同步动态随机存取存储器的工作电源的命令和指示接通工作电源的命令通过同步动态随机存取存储器接口分别被发出。8.一种存储器系统，包括非易失性存储器；同步动态随机存取存储器；包括控制电路的多个电路，该控制电路与非易失性存储器和同步动态随机存取存储器耦合，并且控制对非易失性存储器和同步动态随机存取存储器的存取；和多个与所述多个电路耦合的输入/输出端子，其中指示当工作电源接通...

【专利技术属性】
技术研发人员：三浦誓士，鮎川一重，岩村哲哉，
申请(专利权)人：株式会社日立制作所，日立超大规模集成电路系统株式会社，
类型：发明
国别省市：JP[日本]