存储器装置,存储器控制器及其操作方法制造方法及图纸

本发明专利技术的一个实施例提供包括多个存储体组的存储器装置，其中每个存储体包括存储器阵列并适合于在数据访问中被读出；多条内部数据总线和多条内部命令和地址总线被各自连接到所述多个存储体组，以便于每个存储体组与所述内部数据总线之一和所述内部命令和地址总线之一相关联；从外部接收命令和地址数据的命令和地址端口；以及根据所述地址数据，经由所述相关的命令和地址总线指示所述接收的命令和地址数据到所述存储体组之一的命令和地址单元，以及接收在数据访问中经由各自的内部数据总线从存储体组之一读出的数据并且连续地输出所述接收数据的数据输出单元。

【技术实现步骤摘要】

本专利技术涉及一种存储器装置，其包括具有一个或者多个可从中读出数据的存储器阵列的存储体。本专利技术也涉及一种适合于控制所连接的存储器装置的存储器控制器。本专利技术进一步涉及一种控制这样的存储器装置和这样的存储器控制器的方法。
技术介绍
存储器装置通常提供在数据存取中将存储其中的数据读出，例如，在存储器装置确定的行和列上同步读出许多数据并且在下一次数据存取中，下一次的读地址被施加到存储器装置以读出其它数据之前，在脉冲时间间隔中至少部分串行地输出。在常规的双数据率(DDR)技术中，因为数据在数据读出时钟的上升沿和下降沿输出，所以从存储器装置读出数据的数据率提高。因此，在一次数据存取中被读出的数据量也增加了。从而，取决于存储器装置的配置，在一次数据存取中读出的数据量太大并且不能被在运行所述存储器装置的计算机系统所使用是有可能的。作为替代地，在一次数据存取之中，来自不同地址(不同列和/或不同行)的数据被提供给计算机系统是合乎需要的。然而，在存储器阵列的不同列的数据读存取之间的最小时间被当前使用的动态随机存储器(DRAM)技术和DRAM阵列结构所限制。这意味着不能在小于由被称作列访问周期时本文档来自技高网...

【技术保护点】
一种存储器装置，包括：一个或者多个存储体的多个组，其中每个存储体包括存储器阵列并且适合于在数据访问中被读出；各自连接到所述多个存储体组的多条内部数据总线，其中每个存储体组与一条内部数据总线相关联；以及一个数据输出单元 ，用于接收在数据访问中经由所述各自的内部数据总线从一个存储体组中读出的数据并且用于连续地输出所述接收数据。

【技术特征摘要】
US 2004-12-13 11/0114661.一种存储器装置，包括一个或者多个存储体的多个组，其中每个存储体包括存储器阵列并且适合于在数据访问中被读出；各自连接到所述多个存储体组的多条内部数据总线，其中每个存储体组与一条内部数据总线相关联；以及一个数据输出单元，用于接收在数据访问中经由所述各自的内部数据总线从一个存储体组中读出的数据并且用于连续地输出所述接收数据。2.如权利要求1的存储器装置，其中每个存储体被配置为在列访问周期时间之后允许连续的数据访问，其中所述数据输出单元用于输出在所述数据访问期间由所述存储体组之一在小于所述列访问周期时间的输出时间中提供的数据。3.如权利要求2的存储器装置，其中所述存储器阵列包括DRAM存储器单元。4.如权利要求3的存储器装置，其中每个存储体被配置为由行和列地址所访问，其中所述列访问周期时间表示连续列地址被访问的最小时间。5.如权利要求4的存储器装置，其中所述数据输出单元用于在相应于列访问周期时间除以存储体组的数目的时间内输出从所述存储体组之一接收的数据。6.如权利要求1的存储器装置，进一步包括接收命令和地址数据的命令和地址端口；各自连接到所述多个存储体组的多个内部命令和地址总线，其中每个存储体组与一条内部命令和地址总线相关联；一个命令和地址单元，用于经由所述相关联的命令和地址总线，根据所述地址数据指示所述接收的命令和地址数据到所述存储体组之一。7.如权利要求6的存储器装置，其中所述命令和地址单元包括多路输出选择器。8.如权利要求7的存储器装置，其中所述多路输出选择器被直接耦合到所述命令和地址端口。9.如权利要求8的存储器装置，其中所述多路输出选择器包括一个控制输入，其被耦合以接收所接收地址数据的至少一个地址位。10.一种用于控制存储器装置的存储器控制器，包括提供命令和地址数据到所述存储器装置的命令和地址数据端口；以及接收和排队读请求的控制单元，所述读请求指示数据在数据访问中将被从其中读出的存储器地址，其中所述控制单元被配置为分类关于所述各自的存储器地址的读请求，以便于与所述存储器装置中的不同存储体组相关联的两个地址经由所述命令和地址数据端口，在小于列访问周期时间...

【专利技术属性】
技术研发人员：H鲁克鲍尔，C西歇特，D萨维纳克，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]