具有多面结构的非易失性存储器件的编程方法技术

一种用于执行非易失性存储器件的编程操作的方法包括：将第一、第二、第三和第四数据依次分别加载到第一、第二、第三和第四页缓冲器；在将第二数据加载到第二缓冲器的同时，将加载到第一页缓冲器上的第一数据编程到第一页中；以及在将第一数据编程到第一页中的同时，将加载到第二页缓冲器上的第二数据编程到第二页中。

【技术实现步骤摘要】

本专利技术涉及一种非易失性存储器件的编程方法，并且，更具体地，涉及一种具有多面(multi-plane)结构的与非型(NAND)快闪存储器件的编程方法。
技术介绍
与非型快闪存储器件具有低编程速度，即几百us(微秒)。因此，增加编程速度变为增强芯片的性能的重要因素。为增加编程速度，已提出了诸如“高速缓冲存储器(cache)编程”和“多页(multi-page)编程”的各种编程操作方法。图1图解了使用多页编程方法的具有多面结构的现有与非型快闪存储器件。参照图1，多页编程方法包括将数据依次加载到每个面(例如，四个面)(①是将数据加载到第一面的页缓冲器上，②是将数据加载到第二面的页缓冲器上，③是将数据加载到第三面的页缓冲器上，④是将数据加载到第四面的页缓冲器上)上的页缓冲器(未示出)；以及通过对加载到全部面内的每个页缓冲器上的数据编程，而同时对4个页编程(⑤是编程时间)。在这四个页被编程之后，使用相同的过程对接下来的4个页(即，第5-8页)编程。例如，假定一个页缓冲器为2K字节，将数据加载到一个页缓冲器的时间为25ns(纳秒)，并且，在具有4面结构的与非型快闪存储器件中，一个页的编程时间为150us，那么，对8个页连续编程的时间为50us+50us+50us+50us+150us+50us+50us+50us+50us+150us＝700us，其中，50us＝2K×25ns。也就是说，在连续加载4个页之后，同时对它们编程，随后，连续加载接下来的4个页，并再次同时对其编程。如果对页连续编程，则多页编程方法减小了编程性能。图2为图解使用现有高速缓冲存储器锁存器的与非型快闪存储器件的高速缓冲存储器编程方法的图。参照图2，高速缓冲存储器编程方法是通过在单个面内将数据加载时间(①是将数据加载到高速缓冲存储器锁存器上的时间，以及，①′是将数据从高速缓冲存储器锁存器加载到主锁存器(未示出)的时间)插入(bury)编程时间(②)而对一个页编程的方法。例如，假定一个页缓冲器为2K字节，将数据加载到一个页缓冲器的时间为25ns，并且，在具有高速缓冲存储器锁存器的与非型快闪存储器件中，一个页的编程时间为150us，那么，一次对8个页连续编程的时间为50us+(150us×8)＝1250us，其中，50us＝2K×25ns。也就是说，每次对一个页编程。高速缓冲存储器编程方法的优势在于一次被编程的单元(cell)的数目不超过一个页，这是由于需要附加的高速缓冲存储器锁存器，并且在一个面内连续操作所述附加的高速缓冲存储器锁存器。图3为图解通用与非型快闪存储器件的编程方法的图。参照图3，通用编程方法是每次对一个页面编程的方法，其中，在单个面内将数据加载到页缓冲器(未示出)上(①)，并且，随后对所加载的数据编程(②)。例如，假定一个页缓冲器为2K字节，将数据加载到一个页缓冲器的时间为25ns，并且，在通用与非型快闪存储器件中，一个页的编程时间为150us，那么，对8个页连续编程的时间为(50us+150us)×8＝1600us，其中，50us＝2K×25ns。也就是说，每次对一个页编程。在通用与非型快闪存储器件中，在对一个页编程时，需要数据输入时间和数据编程时间。因此，传统的编程方法需要明显比多页编程或高速缓冲存储器编程方法更长的编程时间。
技术实现思路
本专利技术的优点在于其提供一种用于具有多面结构的与非型快闪存储器件的编程方法，其中，在加载其它数据的同时对数据编程，由此减小了编程时间。根据本专利技术的一个方面，提供了一种用于具有至少两个或更多面的非易失性存储器件的编程方法，其中，如果在将数据依次加载到全部面的页缓冲器中的每个上的同时完成了将数据加载到被首先选择的面的页缓冲器上，那么，对已被加载到第一面的页缓冲器上的数据编程，直到已被加载到依次最后选择的面的页缓冲器上的数据被编程为止。根据本专利技术的另一个方面，提供了一种用于具有N(N为自然数)个面的非易失性存储器件的编程方法，其中，如果在将数据依次加载到N个面的某些所选面的页缓冲器中的每个上的同时完成了将数据加载到被首先选择的面的页缓冲器上，那么，对已被加载到第一面的页缓冲器上的数据编程，直到已被加载到依次最后选择的面的页缓冲器上的数据被编程为止。在本专利技术的一个实施例中，一种用于非易失性存储器件的编程方法包括将第一数据存储到存储器件的第一面的第一页缓冲器；将存储在第一页缓冲器中的第一数据编程到第一面的第一页；在将第一数据编程到第一面的第一页中的同时，将第二数据存储到存储器件的第二面的第二页缓冲器；以及在将第一数据编程到第一面的第一页中的同时，将存储在第二页缓冲器中的第二数据编程到第二面的第二页。该方法还包括在将第二数据编程到第二面的第二页中的同时，将第三数据存储到存储器件的第三面的第三页缓冲器；以及在将第二数据编程到第二面的第二页中的同时，将存储在第三页缓冲器中的第三数据编程到第三面的第三页。在另一个实施例中，一种用于执行非易失性存储器件的编程操作的方法包括将第一、第二、第三和第四数据依次分别加载到第一、第二、第三和第四页缓冲器；在将第二数据加载到第二页缓冲器的同时，将加载到第一页缓冲器上的第一数据编程到第一页中；以及在将第一数据编程到第一页中的同时，将加载到第二页缓冲器上的第二数据编程到第二页中。该编程操作涉及N个数目的页，并通过(N×Ts)+Tp而完成，其中，Ts与将给定数据加载到给定页缓冲器所需的时间周期相关，其中，Tp与将存储在给定页缓冲器中的给定数据编程到给定页中所需的时间周期相关，其中，第一、第二、第三和第四数据中的每个的时间周期Ts基本相同，并且，第一、第二、第三和第四数据中的每个的时间周期Tp基本相同。附图说明图1为图解使用现有多面结构的与非型快闪存储器件的多页编程方法的图；图2为图解使用现有高速缓冲存储器锁存器的与非型快闪存储器件的高速缓冲存储器编程方法的图； 图3为图解传统的与非型快闪存储器件的编程方法的图；以及图4至6为图解根据本专利技术的实施例的具有多面结构的与非型快闪存储器件的多页编程方法的图。具体实施例方式现在，将通过参照附图，与特定实施例相结合而描述本专利技术。图4至6为图解根据本专利技术的实施例的具有多面结构的与非型快闪存储器件的多页编程方法的图。图4为具有多面结构的与非型快闪存储器件的多页编程方法的框图。图5为图4中示出的具有4面结构的与非型快闪存储器件的4页编程方法的时序图。图6为图4中示出的具有4面结构的与非型快闪存储器件的8页编程方法的时序图。参照图4，包括多面结构的与非型快闪存储器件包括4个面PN<0>至PN<3>。尽管在图4中示出了4个面，但面的数目可根据应用而变化。面PN<0>至PN<3>中的每个包括k个存储单元块MB<0>至MB<k>。存储单元块MB<0>至MB<k>中的每个包括每个被n个字线WL0至WLn控制的n个页PG<0>至PG<n>。已在该图中示出了面PN&l本文档来自技高网...

【技术保护点】
一种用于非易失性存储器件的编程方法，该方法包括：将第一数据存储到存储器件的第一面的第一页缓冲器；将存储在第一页缓冲器中的第一数据编程到第一面的第一页；在将第一数据编程到第一面的第一页中的同时，将第二数据存储到存储器件的第二面的第二页缓冲器；以及在将第一数据编程到第一面的第一页中的同时，将存储在第二页缓冲器中的第二数据编程到第二面的第二页。

【技术特征摘要】
KR 2005-9-15 86179/051.一种用于非易失性存储器件的编程方法，该方法包括将第一数据存储到存储器件的第一面的第一页缓冲器；将存储在第一页缓冲器中的第一数据编程到第一面的第一页；在将第一数据编程到第一面的第一页中的同时，将第二数据存储到存储器件的第二面的第二页缓冲器；以及在将第一数据编程到第一面的第一页中的同时，将存储在第二页缓冲器中的第二数据编程到第二面的第二页。2.如权利要求1所述的方法，还包括在将第二数据编程到第二面的第二页中的同时，将第三数据存储到存储器件的第三面的第三页缓冲器；以及在将第二数据编程到第二面的第二页中的同时，将存储在第三页缓冲器中的第三数据编程到第三面的第三页。3.如权利要求2所述的方法，其中，在将第一数据编程到第三面的第三页中的同时，将第三数据存储到第三页缓冲器，其中，所述非易失性存储器件是与非型快闪存储器件。4.如权利要求3所述的方法，其中，所述存储器件包括多个面，将每个面配置为被选择用来以相对于其它面的特定次序被编程。5.如权利要求1所述的方法，其中，编程操作包括第一、第二、第三和第四时间周期，其中，在第一周期期间，将第一数据存储到第一页缓冲器中，在第二周期期间，将第二数据存储到第二页缓冲器中，其中，至少在第二和第三周期期间，将第一数据编程到第一页中，其中，至少在第三和第四周期期间，将第二数据编程到第二页中。6.如权利要求5所述的方法，其中，涉及N个数目的页的编程操作通过(NxTs)+Tp而完成，其中，Ts与将给定数据加载到给定面中的给定页缓冲器所需的时间周期相关，其中，Tp与将加载到给定页缓冲器上的给定数据编程到给定面中的给定页所需的时间周期相关。7.一种用于执行非易失性存储器件的编程操作的方法...

【专利技术属性】
技术研发人员：张丞镐，杨中燮，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]