存储器装置制造方法及图纸

一种存储器装置包括至少一多元存储器单元。每一个存储器单元包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元中的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括具有电容值C的第一电容，并且每一个第i子位元单元包括具有电容值2

【技术实现步骤摘要】
存储器装置


[0001]本公开涉及一种存储器装置，特别是包括至少一个多元存储器单元的存储器装置。

技术介绍

[0002]多元位元单元(multinary bit cell)是指可以具有两个以上状态的单元。多元位元单元可用于提供高装置密度，同时降低支持存储器阵列或逻辑电路的操作所需的支持电路的复杂度。多元位元单元可以超出二元位元单元(binary bit cell)的限制来操作，并且可以通过固有地简化数据处理操作来提供高速计算能力。

技术实现思路

[0003]本公开提供一种存储器装置。存储器装置包括至少一多元存储器单元，其中多元存储器单元之每一者包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括第一电容，第一电容具有电容值C。每一个第i子位元单元包括第i电容，第i电容具有电容值，电容值在2
i
‑1×
(1+2
‑
N
‑1)
×
C至2
i
‑1×
(1
‑2‑
N
‑1)
×
C的范围中，每一个i大于1且不大于N。
[0004]本公开提供一种装置网络。装置网络包括多个多元逻辑单元，其中多元逻辑单元中的每一者包括N个子位元单元的并联连接。N是大于1的整数。N个子位元单元的每一者包括相应的晶体管和相应的电容的串联连接。第一子位元单元包括第一电容，第一电容具有电容值C。每一个第i子位元单元包括第i电容，第i电容具有电容值，电容值在2
i
‑1×
(1+2
‑
N
‑1)
×
C至2
i
‑1×
(1
‑2‑
N
‑1)
×
C的范围中，i大于1且不大于N。从多元逻辑单元中选择的第一多元逻辑单元包括输出节点，输出节点电性连接至从多元逻辑单元中选择的第二多元逻辑单元的输出节点或输入节点。
[0005]本公开提供一种多元存储器单元的形成方法。多元存储器单元的形成方法包括在基板上方沉积N个层堆叠单元，其中N是大于1的整数，并且从N个层堆叠单元中选择的每一个层堆叠单元包括隔离介电层、栅极电极层、栅极介电层、半导体通道层、介电间隔物层、电容介电层、以及接地电极层；蚀刻穿过N个层堆叠单元的多个沟槽；横向蚀刻每一个介电间隔物层的多个图案化部分，其中多个横向凹陷形成相邻于多个介电间隔物板，介电间隔物板是介电间隔物层的多个剩余部分；在横向凹陷中沉积半导体材料或导电材料，其中复合层形成在半导体通道层的每一者上，以提供相应的晶体管，复合层包括介电间隔物板、源极区以及漏极区；以及在彼此上方或下方的漏极区的每一组上形成位元线，其中形成N个子位元单元的并联连接，其中N个子位元单元的每一者包括相应的晶体管和相应的电容的串连连接，电容包括相应的晶体管的源极区、相应的电容介电层的图案化部分、以及相应的接地电极层的图案化部分。
附图说明
[0006]公开实施例可通过阅读以下的详细说明以及范例并配合相应之图式以更详细地了解。需要注意的是，依照业界的标准操作，各种特征部件并未依照比例绘制。事实上，为了清楚论述，各种特征部件的尺寸可以任意地增加或减少。
[0007]图1是根据本公开实施例的包括一行多元存储器单元的第一示例性多元存储器阵列的电路图。
[0008]图2是根据本公开实施例的包括两行多元存储器单元的第二示例性多元存储器阵列的电路图。
[0009]图3A是根据本公开实施例的示例性结构的垂直剖面图，示例性结构用于在其中形成有金属互连结构的介电材料层上方形成多层堆叠单元之后，形成多元存储器单元的阵列。
[0010]图3B是图3A的示例性结构的俯视图。
[0011]图4A是根据本公开实施例的形成线沟槽之后的示例性结构的垂直剖面图。
[0012]图4B是图4A的示例性结构的俯视图。
[0013]图5A是根据本公开实施例的在形成介电沟槽填充结构之后的示例性结构的垂直剖面图。
[0014]图5B是图5A的示例性结构的俯视图。
[0015]图6A是根据本公开实施例的在形成介电柱状物结构之后的示例性结构的垂直剖面图。
[0016]图6B是图6A的示例性结构的俯视图。
[0017]图7A是根据本公开实施例的在形成源极侧横向凹陷和漏极侧横向凹陷之后的示例性结构的垂直剖面图。
[0018]图7B是图7A的示例性结构的俯视图。
[0019]图7C是沿着图7A的平面C
‑
C
’
的水平剖面图。
[0020]图8A是根据本公开实施例的在形成源极区和漏极区之后的示例性结构的垂直剖面图。
[0021]图8B是图8A的示例性结构的俯视图。
[0022]图8C是沿着图8A的平面C
‑
C
’
的水平剖面图。
[0023]图9A是根据本公开实施例的在形成隔离柱状物结构之后的示例性结构的垂直剖面图
[0024]图9B是图9A的示例性结构的俯视图。
[0025]图9C是沿着图9A的平面C
‑
C
’
的水平剖面图。
[0026]图10A是根据本公开实施例的在移除漏极侧隔离柱状物结构并且形成漏极侧柱状腔之后的示例性结构的垂直剖面图。
[0027]图10B是图10A的示例性结构的俯视图。
[0028]图10C是沿着图10A的平面C
‑
C
’
的水平剖面图。
[0029]图11A是根据本公开实施例的在形成栅极准位横向凹陷和接地准位横向凹陷之后的示例性结构的垂直剖面图。
[0030]图11B是图11A的示例性结构的俯视图。
[0031]图11C是沿着图11A的平面C
‑
C
’
的水平剖面图。
[0032]图11D是沿着图11A的平面D
‑
D
’
的水平剖面图。
[0033]图12A是根据本公开实施例的在形成栅极绝缘间隔物和接地绝缘间隔物之后的示例性结构的垂直剖面图。
[0034]图12B是图12A的示例性结构的俯视图。
[0035]图12C是沿着图12A的平面C
‑
C
’
的水平剖面图。
[0036]图12D是沿着图12A的平面D
‑
D
’
的水平剖面图。
[0037]图13A是根据本公开实施例的形成位元线之后的示例性结构的垂直剖面图。
[0038]图13B是图13A的示例性结构的俯视图。
[0039]图13C是沿着图13A的平面C
‑
C
’
的水平剖面图。
[0040]图13D是沿着图13A的平面D本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器装置，包括至少一多元存储器单元，其中上述多元存储器单元之每一者包括N个子位元单元的一并联连接，其中：N是大于1的整数；上述N个子位元单元的每一者包括相应的一晶体管和相应的一电容的一串联连接；一第一子位元单元包括一第一电容，上述第一电容具有一电容值C；以及每一个第i子位元单元包括一第i电容，上述第i电容具有一电容值，上述电容值在...

【专利技术属性】
技术研发人员：姜慧如，林仲德，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：