半导体存储装置及读出方法制造方法及图纸

本发明专利技术提供一种可以高速地进行跨越多个芯片间的连续读出的半导体存储装置及读出方法。本发明专利技术的NAND型闪速存储器包括所堆叠的多个芯片。各芯片具有：读出部件，进行页的连续读出；输出缓冲器部，与时钟信号同步地将由读出部件读出的数据输出至输入输出总线；以及最终页检测部，检测读出页是否为所述芯片的最终页。在进行跨越芯片间的连续读出的情况下，输出缓冲器部响应于最终页的检测结果，通过驱动能力大的第一输出缓冲器输出最终页的数据之后，通过驱动能力小的第二输出缓冲器输出或保持所述最终页的数据。持所述最终页的数据。持所述最终页的数据。

【技术实现步骤摘要】
半导体存储装置及读出方法


[0001]本专利技术涉及一种与非(NAND)型的闪速存储器等，尤其涉及一种半导体存储装置及包括多个芯片的闪速存储器的读出方法。

技术介绍

[0002]为了实现与或非(NOR)型闪速存储器的互换性，有时在NAND型闪速存储器中搭载响应于来自外部的命令，连续地读出多个页的功能。例如，日本专利特开2014
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078301号公报的NAND型闪速存储器响应于外部控制信号CLE输入读出模式的命令，接着响应于外部控制信号ALE输入地址，接着响应于外部控制信号CLE输入用于页读出的命令，从而能够进行自存储单元阵列的页的连续读出。

技术实现思路

[0003]NAND型闪速存储器与NOR型闪速存储器相比，读出速度慢，因此通过连续地读出大尺寸的数据来防止数据的传送速率的降低。另外，为了实现存储容量的增大，在NAND型闪速存储器中，存在使多个芯片(裸片)堆叠在一个封装内的多芯片产品(多芯片封装(Multiple Chip Package，MCP))。
[0004]在此种MCP产品中，要求跨越芯片间进行更大尺寸的数据的连续读出。然而，在现有的MCP产品中，不共享物理上分离的芯片间信息，且不对其他芯片读出的地址进行识别，因此无法进行芯片整体的连续读出。即，在进行跨越芯片间的连续读出的情况下，为了当前的芯片的连续读出必须输入命令，在当前的芯片的读出结束后，为了下一芯片的连续读出必须输入命令。
[0005]图1是表示堆叠有两个芯片的闪速存储器的地址空间。芯片#0具有$00000～$0FFFF的地址空间，芯片#1具有$10000～$1FFFF的地址空间。在利用此种闪速存储器进行连续读出的情况下，若输入连续读出的命令及地址(行地址及列地址)，则各芯片基于所输入的地址来判定是否选择了自身。例如，若所输入的地址符合$00000～$0FFFF的地址空间，则芯片#0判断为选择了自身，若所输入的地址符合$10000～$1FFFF的地址空间，则芯片#1判断为选择了自身。
[0006]所选择的芯片将由所输入的地址指定的行地址作为开头页而开始读出，然后，使行地址自动地递增，当行地址到达最终页后，结束连续读出。最终页例如由所选择的芯片的地址空间的最终地址、或由用户指定的地址来确定。若进行跨越芯片#0与芯片#1的连续读出，则用户必须输入用于芯片#0的连续读出的命令及地址，接着必须输入用于芯片#1的连续读出的命令及地址。
[0007]在如上所述现有的包括多个芯片的闪速存储器中，存在未对应于如跨越芯片间那样的连续读出，而无法无缝地进行整个芯片的连续读出的问题。
[0008]本专利技术解决此种现有的问题，且目的在于提供一种可以高速地进行跨越多个芯片间的连续读出的半导体存储装置。
[0009]本专利技术的半导体存储装置包括多个NAND型闪速存储器，所述半导体存储装置中，各芯片具有：读出部件，进行页的连续读出；输出部件，与时钟信号同步地将由所述读出部件读出的数据输出至输出总线；以及检测部件，检测由所述读出部件读出的页是所述芯片的最终页，在通过所述读出部件进行跨越芯片间的连续读出的情况下，所述输出部件响应于所述检测部件的检测结果，利用第一输出阻抗输出最终页的数据之后，利用高于第一输出阻抗的第二输出阻抗输出或保持所述最终页的数据。
[0010]在本专利技术的一个实施方式中，所述输出部件包括：第一输出缓冲器，具有所述第一输出阻抗；以及第二输出缓冲器，具有所述第二输出阻抗，所述输出部件基于来自所述检测部件的检测信号，选择性地使第一输出缓冲器或第二输出缓冲器运行。在本专利技术的一个实施方式中，所述输出部件响应于检测到最终页，使所述第一输出缓冲器在第一期间运行，使所述第二输出缓冲器在经过第一期间后的第二期间运行。
[0011]在本专利技术的一个实施方式中，所述第一期间大于所述第二期间。在本专利技术的一个实施方式中，当输出第一芯片的最终页的数据的期间与输出第二芯片的开头页的数据的期间部分地重叠时，最终页的数据是利用第二输出阻抗输出至输出总线上，开头页的数据是利用第一输出阻抗输出至输出总线上。在本专利技术的一个实施方式中，所述检测部件通过将行地址计数器的计数信息与芯片的地址空间进行比较来检测最终页。在本专利技术的一个实施方式中，多个芯片具有相同的构成，多个芯片分别连接于共用的外部端子。
[0012]本专利技术的半导体存储装置的读出方法是包括多个NAND型闪速存储器的芯片的半导体存储装置的读出方法，具有：第一步骤，当与时钟信号同步地进行跨越芯片间的连续读出时，检测所读出的芯片的最终页；以及第二步骤，响应于最终页的检测，利用第一输出阻抗将最终页的数据输出至输出总线之后，利用高于第一输出阻抗的第二输出阻抗将所述最终页的数据输出或保持至输出总线。
[0013]在本专利技术的一个实施方式中，所述第二步骤在第一期间通过第一输出缓冲器输出最终页的数据，在经过第一期间后的第二期间通过第二输出缓冲器输出或保持最终页的数据。在本专利技术的一个实施方式中，所述第一期间大于所述第二期间。在本专利技术的一个实施方式中，当输出第一芯片的最终页的数据的期间与输出第二芯片的开头页的数据的期间部分地重叠时，最终页的数据是利用第二输出阻抗输出至输出总线上，开头页的数据是利用第一输出阻抗输出至输出总线上。在本专利技术的一个实施方式中，所述检测步骤是通过将行地址计数器的计数信息与芯片的地址空间比较来检测最终页。
[0014]根据本专利技术，在进行跨越芯片间的连续读出的情况下，利用第一输出阻抗输出最终页的数据之后，利用高于第一输出阻抗的第二输出阻抗输出或保持所述最终页的数据，因此可以无缝且高速地进行芯片间的连续读出。
附图说明
[0015]图1是表示现有的搭载多个芯片的闪速存储器的地址空间的图；
[0016]图2是表示本专利技术实施例的NAND型闪速存储器的封装内所堆叠的芯片的内部焊盘与外部端子的连接关系的图；
[0017]图3是表示本专利技术实施例的NAND型闪速存储器所搭载的芯片间的连接关系的图；
[0018]图4是表示本专利技术实施例的NAND型闪速存储器的一个芯片的内部构成的图；
[0019]图5是表示本专利技术实施例的NAND型闪速存储器的输入输出电路的构成的图；
[0020]图6是表示本专利技术实施例的输出缓冲器部的内部构成的图；
[0021]图7的(A)、图7的(B)是对本专利技术实施例的NAND型闪速存储器中连续读出接近芯片边界时的运行进行说明的图。
[0022][符号的说明][0023]50：主计算机
[0024]100：闪速存储器
[0025]100A、100B：芯片(存储芯片)
[0026]110：外部端子
[0027]112：内部配线
[0028]120A、120B：内部焊盘
[0029]210A、210B：存储单元阵列
[0030]220A、220B：外围电路
[0031]230A、230B：控制器
[0032]240A、240B：输入输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，包括多个与非型闪速存储器的芯片，其中各芯片具有：读出部件，进行页的连续读出；输出部件，与时钟信号同步地将由所述读出部件读出的数据输出至输出总线；以及检测部件，检测由所述读出部件读出的页是所述芯片的最终页，在通过所述读出部件进行跨越芯片间的连续读出的情况下，所述输出部件响应于所述检测部件的检测结果，利用第一输出阻抗输出最终页的数据之后，利用高于所述第一输出阻抗的第二输出阻抗输出或保持所述最终页的数据。2.根据权利要求1所述的半导体存储装置，其中所述输出部件包括：第一输出缓冲器，具有所述第一输出阻抗；以及第二输出缓冲器，具有所述第二输出阻抗，所述输出部件基于来自所述检测部件的检测信号，选择性地使所述第一输出缓冲器或所述第二输出缓冲器运行。3.根据权利要求2所述的半导体存储装置，其中所述输出部件响应于检测到最终页，使所述第一输出缓冲器在第一期间运行，使所述第二输出缓冲器在经过所述第一期间后的第二期间运行。4.根据权利要求3所述的半导体存储装置，其中所述第一期间大于所述第二期间。5.根据权利要求1所述的半导体存储装置，其中当输出第一芯片的最终页的数据的期间与输出第二芯片的开头页的数据的期间部分地重叠时，最终页的数据是利用所述第二输出阻抗输出至输出总线上，开头页的数据是利用所述第一输出阻抗输出至输出总线上。6.根据权利要求...

【专利技术属性】
技术研发人员：葛西央伦，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：