半导体集成电路、存储器控制器以及存储器系统技术方案

本发明专利技术的实施方式提供一种可谋求小型化的半导体集成电路、存储器控制器以及存储器系统。实施方式的半导体集成电路具有第1电路、第2电路、第3电路、以及切换电路。所述第2电路与所述第1电路不同。所述第3电路能够调整信号的边沿的时序。所述切换电路在从所述第1电路对外部输出第1信号的情况下，将所述第3电路连接于所述第1电路。所述切换电路在从所述第2电路对所述外部输出与所述第1信号不同的第2信号的情况下，将所述第3电路连接于所述第2电路。将所述第3电路连接于所述第2电路。将所述第3电路连接于所述第2电路。

【技术实现步骤摘要】
半导体集成电路、存储器控制器以及存储器系统
[0001][相关申请][0002]本申请享有以日本专利申请2020-50020号(申请日：2020年3月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。


[0003]本专利技术的实施方式涉及一种半导体集成电路、存储器控制器以及存储器系统。

技术介绍

[0004]已知一种能够对要发送的选通信号的占空比进行调整的半导体集成电路。占空比是第1信号电平连续期间与第2信号电平连续期间的比。但是，对于半导体集成电路，期待进一步的小型化。

技术实现思路

[0005]本专利技术的实施方式提供一种可谋求小型化的半导体集成电路、存储器控制器以及存储器系统。
[0006]实施方式的半导体集成电路具有第1电路、第2电路、第3电路、以及切换电路。所述第2电路与所述第1电路不同。所述第3电路能够调整信号的边沿的时序。所述切换电路在从第1电路输出第1信号的情况下，将所述第3电路连接于所述第1电路。所述切换电路在从所述第2电路对所述外部输出与所述第1信号不同的第2信号的情况下，将所述第3电路连接于所述第2电路。
附图说明
[0007]图1是表示实施方式的存储器系统的构成的框图。
[0008]图2是表示实施方式的NANDPhy的构成的框图。
[0009]图3是表示实施方式的时序逻辑电路的内部构成的一部分的框图。
[0010]图4是表示实施方式的DCA(duty cycle adjustor，占空比调节器)电路的内部构成的框图。
[0011]图5(A)～(D)是表示实施方式的DCA电路的各点处的信号的时序图。
[0012]图6是表示实施方式的存储器系统的动作的一例的时序图。
[0013]图7是表示实施方式的第1变化例的NANDPhy的构成的框图。
[0014]图8是表示实施方式的第2变化例的NANDPhy的构成的框图。
[0015]图9是表示实施方式的第3变化例的NANDPhy的构成的框图。
具体实施方式
[0016]以下，参照附图对实施方式的半导体集成电路、存储器控制器以及存储器系统进行说明。在以下说明中，对具有相同或类似功能的构成标注相同符号。并且，有时省略这些
构成的重复说明。在本实施方式中，所谓“基于XX”意指“至少基于XX”，也包含除XX以外还基于其他要素的情况。所谓“基于XX”，不限于直接使用XX的情况，也可能包含基于对XX进行运算或加工而成的XX的情况。“XX”为任意要素(例如任意信息)。即便在只记载为“连接”的情况下，也不限于机械连接，也可能包含为电连接的情况。也就是说，所谓“连接”，并不限于与对象物直接连接的情况，也可能包含使其他要素介存于中间而连接的情况。所谓“连接”例如意指处于信号能够流动的关系。
[0017]存储器系统具有半导体存储装置、以及控制半导体存储装置的存储器控制器。存储器控制器中所含的半导体集成电路有如下情况：具有输出作为写入数据选通信号的DQS信号的电路(DQS输出电路)、以及输出作为读取数据选通信号的振荡源信号的REB信号的电路(REB输出电路)。DQS输出电路以及REB输出电路都包含安装面积较大的电路。因此，半导体集成电路可能有难以小型化以及降低耗电的情况。
[0018]因此，在实施方式的半导体集成电路中，将DQS输出电路的构成的一部分与REB输出电路的构成的一部分共用化。由此，可谋求半导体集成电路的小型化以及耗电的降低。以下，对这种半导体集成电路进行说明。但是，本专利技术并不受以下所说明的实施方式限定。
[0019](实施方式)
[0020]＜1.存储器系统的整体构成＞
[0021]图1是表示实施方式的存储器系统1的构成的框图。存储器系统1例如为1个储存装置，且与主机装置2连接。存储器系统1作为主机装置2的外部存储装置发挥功能。主机装置2例如为服务器装置、个人计算机、或移动型的信息处理装置等中的控制存储器系统1的装置。主机装置2可发行对存储器系统1的存取请求(读取请求及/或写入请求)。
[0022]存储器系统1例如具备存储器控制器10、以及复数个NAND装置20(于图1中只示出1个)。存储器控制器10为“控制器”的一例。各NAND装置20为“半导体存储装置”的一例。
[0023]＜1.1存储器控制器的构成＞
[0024]存储器控制器10例如包含：主机接口电路(主机I/F)11、RAM(Random Access Memory，随机存取存储器)12、ROM(Read Only Memory，只读存储器)13、CPU(Central Processing Unit，中央处理单元)14、ECC(Error Correcting Code，纠错码)电路15、以及NAND接口电路(NANDI/F)16。这些构成通过总线17相互连接。例如，存储器控制器10由将这些构成集成于1个芯片而成的SoC(System on a Chip，片上系统)所构成。但是，这些构成的一部分也可设置于存储器控制器10的外部。也可将RAM12、ROM13、CPU14、以及ECC电路15中的1个以上设置于NANDI/F16的内部。
[0025]主机I/F11在CPU14的控制下，执行主机装置2与存储器系统1之间的通信接口的控制、以及主机装置2与RAM12之间的数据传输的控制。
[0026]RAM12例如为SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)或SRAM(Static Random Access Memory，静态随机存取存储器)等，但不限于这些。RAM12作为用于主机装置2与NAND装置20之间的数据传输的缓冲器发挥功能。RAM12为CPU14提供占空区。在存储器系统1的动作时，将ROM13中所存储的固件(程序)载入到RAM12中。
[0027]CPU14为硬件处理器的一例。CPU14例如通过执行被载入到RAM12中的固件来控制存储器控制器10的动作。例如，CPU14控制与对NAND装置20的数据的写入、读出、以及抹除相
关的动作。
[0028]ECC电路15对于对NAND装置20的写入对象的数据进行用于纠错的编码。ECC电路15在从NAND装置20读出的数据中包含错误的情况下，基于在写入动作时所付与的纠错码对所读出的数据执行纠错。
[0029]NANDI/F16在CPU14的控制下执行RAM12与NAND装置20之间的数据传输的控制。在本实施方式中，NANDI/F16具有复数个通道Ch(于图1中只示出1个)。NANDI/F16例如包括与通道Ch的数量对应的复数个NANDPhy30。
[0030]NANDPhy30是作为NANDI/F16的接收发送电路的一部分的物理层。NANDPhy30将从存储器控制器10对NAND装置20发送的数字信号转换为电气信号。NANDPhy30经由存储器控制器1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路，其特征在于具备：第1电路；第2电路，与所述第1电路不同；第3电路，能够调整信号的边沿的时序；以及第1切换电路，在从所述第1电路对外部输出第1信号的情况下，将所述第3电路连接于所述第1电路，在从所述第2电路对所述外部输出与所述第1信号不同的第2信号的情况下，将所述第3电路连接于所述第2电路。2.根据权利要求1所述的半导体集成电路，其特征在于还具备第4电路，该第4电路能够对所述外部发送第1数据，且能够从所述外部接收第2数据，且所述第1切换电路在与所述第4电路对所述外部发送所述第1数据相关联地从所述第1电路对所述外部输出所述第1信号的情况下，将所述第3电路连接于所述第1电路，在与所述第4电路自所述外部接收所述第2数据相关联地从所述第2电路对所述外部输出所述第2信号的情况下，将所述第3电路连接于所述第2电路。3.根据权利要求2所述的半导体集成电路，其特征在于：所述第1切换电路于在与所述第4电路对所述外部发送所述第1数据的期间至少一部分重复的期间从所述第1电路对所述外部输出所述第1信号的情况下，将所述第3电路连接于所述第1电路，于在相对于所述第4电路从所述外部接收所述第2数据的期间至少一部分先行的期间从所述第2电路对所述外部输出所述第2信号的情况下，将所述第3电路连接于所述第2电路。4.根据权利要求1至3中任一项所述的半导体集成电路，其特征在于：所述第1信号是用于从所述半导体集成电路对所述外部发送的第1数据的第1选通信号，所述第2信号是用于从所述外部接收的第2数据的第2选通信号的振荡源信号。5.根据权利要求1至3中任一项所述的半导体集成电路，其特征在于：所述第3电路包含能够调整信号的延迟或占空比的电路。6.根据权利要求1至3中任一项所述的半导体集成电路，其特征在于还具备：第1信号路径，被输入第3信号；第2信号路径，被输入第4信号；以及第2切换电路，在从所述第1电路对所述外部输出所述第1信号的情况下，将所述第1信号路径连接于所述第3电路，在从所述第2电路对所述外部输出所述第2信号的情况下，将所述第2信号路径连接于所述第3电路。7.一种存储器控制器，其特征在于具备：第1电路；第1端子，连接于所述第1电路；第2电路，与所述第1电路不同；第2端子，连接于所述第2电路；第3电路，能够调整信号的边沿的时序；以及第1切换电路，在与对外部发送第1数据相关联地进行从所述第1电路对所述外部输出第1信号的第1动作的情况下，将所述第3电路连接于所述第1电路而从所述第1端子输出所述第1信号，在与从所述外部接收第2数据相关联地进行从所述第2电路对所述外部输出与所述第1信号不同的第2信号的第2动作的情况下，将所述第3电路连接于所述第2电路而从
所述第2端子输出所述第2信号。8.根据权利要求7所述的存储器控制器，其特征在于：所述第1端子以及所述第2端子能够连接于半导体存储装置，所述第1动作是使所述半导体存储装置写入所述第1数据的动作，所述第2动作是使所述半导体存储装置读出所述第2数据的动作。9.一种存储器系统，其特征在于具备：半导体存储装置；第1电路，能够与所述半导体存储装置连接；第2电路，能够与所述半导体存储装置连接，且与所述第1电路不同；第3电路，能够调整信号的边沿的时序；以及第1切换电路，在与对所述半导体存储装置发送第1数据...

【专利技术属性】
技术研发人员：饭岛浩晃，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：