半导体存储器装置及其制造方法制造方法及图纸

半导体存储器装置及其制造方法。一种半导体存储器装置包括：单元串，其中多个选择晶体管、多个虚设晶体管和多个存储器单元晶体管串联联接；以及传输晶体管TR单元，其具有将多个驱动信号发送到单元串的多个传输晶体管。传输TR单元包括：多个第一传输晶体管，其将所述多个驱动信号当中的具有第一电平电压的第一驱动信号分别发送到所述多个选择晶体管；以及多个第二传输晶体管，其将所述多个驱动信号当中的具有高于第一电平电压的第二电平电压的第二驱动信号分别发送到多个虚设晶体管。各个第二传输晶体管的沟道面积大于各个第一传输晶体管。体管。体管。

【技术实现步骤摘要】
半导体存储器装置及其制造方法


[0001]各种实施方式总体上涉及电子装置，更具体地，涉及一种半导体存储器装置及其制造方法。

技术介绍

[0002]为了满足消费者的性能优异和价格低的标准，有必要增加半导体装置的集成度。具体地，由于在半导体存储器装置中集成度是决定产品价格的重要因素，所以仍有必要增加集成度。因此，提出了具有以3D方式设置的存储器单元的三维(3D)半导体存储器装置。

技术实现思路

[0003]在实施方式中，一种半导体存储器装置可包括：单元串，其中多个选择晶体管、多个虚设晶体管和多个存储器单元晶体管串联联接；以及具有多个传输晶体管的传输晶体管(TR)单元，所述多个传输晶体管向单元串发送多个驱动信号。传输TR单元可包括：多个第一传输晶体管，其被配置为将多个驱动信号当中的具有第一电平电压的第一驱动信号分别发送到多个选择晶体管；以及多个第二传输晶体管，其被配置为将多个驱动信号当中的具有高于第一电平电压的第二电平电压的第二驱动信号分别发送到多个虚设晶体管。多个第二传输晶体管中的每一个的沟道面积可大于多个第一传输晶体管中的每一个的沟道面积。
[0004]在实施方式中，一种半导体存储器装置可包括多个存储块和传输晶体管(TR)单元，该传输TR单元被配置为响应于块选择信号而将多个驱动信号发送到在多个存储块当中选择的任一个存储块并且包括多个传输晶体管。该传输TR单元可包括：第一传输晶体管，其被配置为发送多个驱动信号当中的具有第一电平电压的第一驱动信号并且形成在第一有源区域中；第二传输晶体管，其被配置为发送多个驱动信号当中的具有高于第一电平电压的第二电平电压的第二驱动信号并且形成在第二有源区域中；以及第三传输晶体管，其被配置为发送多个驱动信号当中的具有高于第二电平电压的第三电平电压的第三驱动信号并且形成在第三有源区域中。第三有源区域的面积可最大，并且第一有源区域的面积可最小。
[0005]在实施方式中，一种用于在半导体存储器装置中响应于块选择信号而将多个驱动信号发送到在多个存储块当中选择的任一个存储块的多个传输晶体管中的至少一个的制造方法可包括以下步骤：通过选择性地蚀刻基板来形成隔离膜以限定有源区域；以距基板的表面与隔离膜的深度相同的深度形成沟道沟槽；在基板上方形成横越有源区域和隔离膜二者并且部分地掩埋沟道沟槽的栅极；以及在有源区域中在栅极的两侧形成杂质区域。
[0006]在实施方式中，一种用于在半导体存储器装置中响应于块选择信号而将多个驱动信号发送到在多个存储块当中选择的任一个存储块的多个传输晶体管中的至少一个的制造方法可包括以下步骤：通过选择性地蚀刻基板来形成隔离膜以限定有源区域；形成各自距基板的表面具有与隔离膜的深度相同的深度的沟道沟槽和结沟槽；形成结绝缘膜以间隙填充结沟槽；在基板上方形成横越有源区域和隔离膜二者并且部分地掩埋沟道沟槽的栅
极；在有源区域中在栅极的两侧形成杂质区域；以及使结绝缘膜部分地凹陷并且在凹陷的区域中形成导电膜以邻接杂质区域。
附图说明
[0007]图1是描述根据实施方式的半导体存储器装置的示意性配置的图。
[0008]图2是示出根据实施方式的半导体存储器装置的存储器单元阵列的框图。
[0009]图3是示出根据实施方式的半导体存储器装置中的存储块和传输TR单元的等效电路图。
[0010]图4A是示出根据第一实施方式的半导体存储器装置的传输TR单元的平面图。
[0011]图4B和图4C是示出根据第一实施方式的半导体存储器装置的传输TR单元的修改示例的平面图。
[0012]图5A是示出根据第二实施方式的半导体存储器装置的传输TR单元的平面图。
[0013]图5B和图5C是示出根据第二实施方式的半导体存储器装置的传输TR单元的修改示例的平面图。
[0014]图6A是示出根据第三实施方式的半导体存储器装置的传输TR单元的平面图。
[0015]图6B是示出根据第三实施方式的半导体存储器装置的传输TR单元的修改示例的平面图。
[0016]图7是示出根据第四实施方式的半导体存储器装置的传输TR单元的平面图。
[0017]图8A是示出根据第一实施方式的半导体存储器装置的传输晶体管的平面图。
[0018]图8B和图8C是示出沿着图8A的线I-I
’
和II-II
’
截取的根据第一实施方式的半导体存储器装置的传输晶体管的横截面图。
[0019]图9A至图9C是示出沿着图8A的线I-I
’
截取的根据第一实施方式的半导体存储器装置的传输晶体管的横截面图。
[0020]图10A是示出根据第二实施方式的半导体存储器装置的传输晶体管的平面图。
[0021]图10B和图10C是示出沿着图10A中的线I-I
’
和II-II
’
截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。
[0022]图11A至图11C是示出沿着图10A中的线I-I
’
截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。
[0023]图12A至图12D是示出沿着图10A中的线II-II
’
截取的根据第二实施方式的半导体存储器装置的传输晶体管的横截面图。
[0024]图13是根据本专利技术的实施方式的存储器系统的配置的框图。
[0025]图14是根据本专利技术的实施方式的存储器系统的配置的框图。
[0026]图15是根据本专利技术的示例性实施方式的计算系统的配置的框图。
[0027]图16是根据本专利技术的实施方式的计算系统的框图。
具体实施方式
[0028]本公开的优点和特性以及实现这些优点和特性的方法将从结合附图详细描述的实施方式变得更显而易见。然而，本公开不限于所公开的实施方式，而是可按各种不同的方式实现。提供实施方式仅是为了使本公开完整并且允许本领域技术人员充分理解本公开的
范围。本公开仅由权利要求限定。在附图中，为了描述清晰，可能夸大了层和区域的尺寸和相对尺寸。
[0029]贯穿说明书，相同的标号指代相同的元件。
[0030]将理解，尽管本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不脱离本公开的教导的情况下，一些实施方式中的第一元件在其它实施方式中可被称为第二元件。
[0031]此外，将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。
[0032]稍后要描述的实施方式用于提供一种具有稳定的结构、改进的特性和增加的集成度的半导体存储器装置及其制造方法。更具体地，实施方式涉及一种具有多个存储块和传输晶体管(TR)单元的半导体存储器装置及其制造方法，该传输TR单元被配置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：单元串，其中多个选择晶体管、多个虚设晶体管和多个存储器单元晶体管串联联接；以及传输晶体管TR单元，该传输TR单元包括将多个驱动信号发送到所述单元串的多个传输晶体管，其中，所述传输TR单元包括：多个第一传输晶体管，所述多个第一传输晶体管被配置为将所述多个驱动信号当中的具有第一电平电压的第一驱动信号分别发送到所述多个选择晶体管；以及多个第二传输晶体管，所述多个第二传输晶体管被配置为将所述多个驱动信号当中的具有高于所述第一电平电压的第二电平电压的第二驱动信号分别发送到所述多个虚设晶体管，并且其中，所述多个第二传输晶体管中的每一个的沟道面积大于所述多个第一传输晶体管中的每一个的沟道面积。2.根据权利要求1所述的半导体存储器装置，其中，所述传输TR单元还包括多个第三传输晶体管，所述多个第三传输晶体管被配置为将所述多个驱动信号当中的具有高于所述第二电平电压的第三电平电压的第三驱动信号分别发送到所述多个存储器单元晶体管，并且所述多个第三传输晶体管中的每一个的沟道面积大于所述多个第二传输晶体管中的每一个的沟道面积。3.根据权利要求2所述的半导体存储器装置，其中，在所述传输TR单元中所述多个第一传输晶体管、所述多个第二传输晶体管和所述多个第三传输晶体管在一个方向上的布置方式对应于所述单元串中分别由所述多个第一传输晶体管、所述多个第二传输晶体管和所述多个第三传输晶体管驱动的所述多个选择晶体管、所述多个虚设晶体管和所述多个存储器单元晶体管的相应布置方式。4.根据权利要求1所述的半导体存储器装置，其中，所述传输TR单元中的所述多个第二传输晶体管分别对应于所述单元串中的所述多个虚设晶体管，或者所述单元串中的所述多个虚设晶体管中的一些或全部共享所述传输TR单元中的所述多个第二传输晶体管中的任一个。5.根据权利要求1所述的半导体存储器装置，其中，多个存储块各自包括多个单元串，所述传输TR单元被配置为响应于块选择信号而将所述多个驱动信号发送到在所述多个存储块当中选择的任一个存储块，所述多个传输晶体管当中的具有相同沟道面积的一对传输晶体管共享一个有源区域并且包括一个公共漏极和两个源极，并且所述多个驱动信号中的发送到所述公共漏极的任一个驱动信号通过所述两个源极被发送到不同的存储块。6.根据权利要求1所述的半导体存储器装置，其中，所述多个传输晶体管中的至少一个包括：隔离膜，该隔离膜形成在基板中并且被配置为限定有源区域；
场停止区域，该场停止区域在所述隔离膜下方形成在所述基板中；沟道沟槽，该沟道沟槽以距所述基板的表面与所述隔离膜的深度相同的深度形成在所述有源区域中；形成在所述基板上方的栅极，该栅极横越所述有源区域和所述隔离膜二者并且被部分地掩埋在所述沟道沟槽中；以及源极和漏极，该源极和该漏极在所述栅极的两侧形成在所述有源区域中。7.根据权利要求6所述的半导体存储器装置，其中，所述隔离膜的线宽和所述沟道沟槽的线宽在所述栅极延伸的第一方向上相同，在与所述第一方向交叉的第二方向上，所述沟道沟槽的线宽等于或小于所述栅极的线宽。8.根据权利要求1所述的半导体存储器装置，其中，所述多个传输晶体管中的至少一个包括：隔离膜，该隔离膜形成在基板中并且被配置为限定有源区域；场停止区域，该场停止区域在所述隔离膜下方形成在所述基板中；沟道沟槽和结沟槽，该沟道沟槽和该结沟槽形成在所述有源区域中并且联接在一起；形成在所述基板上方的栅极，该栅极横穿所述有源区域和所述隔离膜二者并且被部分地掩埋在所述沟道沟槽中；杂质区域，该杂质区域在所述栅极的两侧形成在所述有源区域中并且通过所述结沟槽分离；结绝缘膜，该结绝缘膜被配置为间隙填充所述结沟槽的一部分；以及导电膜，该导电膜被配置为间隙填充所述结绝缘膜上的剩余结沟槽，并且将所分离的杂质区域电联接。9.根据权利要求8所述的半导体存储器装置，其中，距所述基板的表面的所述隔离膜的深度、所述沟道沟槽的深度和所述结沟槽的深度相同。10.根据权利要求8所述的半导体存储器装置，其中，所述隔离膜的线宽、所述沟道沟槽的线宽和所述结沟槽的线宽在所述栅极延伸的第一方向上相同，在与所述第一方向交叉的第二方向上，所述沟道沟槽的线宽与所述栅极的线宽相同，并且所述沟道沟槽和所述结沟槽联接以具有在所述第二方向上延伸的线型图案。11.根据权利要求8所述的半导体存储器装置，其中，所述结绝缘膜和所述导电膜邻接的界面位于比所述杂质区域的底部高的位置。12.一种半导体存储器装置，该半导体存储器装置包括：多个存储块；以及传输晶体管TR单元，该传输TR单元被配置为响应于块选择信号而将多个驱动信号发送到从所述多个存储块中选择的任一个存储块，并且该传输TR单元包括多个传输晶体管，其中，所述传输TR单元包括：第一传输晶体管，该第一传输晶体管被配置为发送所述多个驱动信号当中的具有第一电平电压的第一驱动信号并且形成在第一有源区域中；
第二传输晶体管，该第二传输晶体管被配置为发送所述多个驱动信号当中的具有高于所述第一电平电压的第二电平电压的第二驱动信号并且形成在第二有源区域中；以及第三传输晶体管，该第三传输晶体管被配置为发送所述多个驱动信号当中的具有高于所述第二电平电压的第三电平电压的第三驱动信号并且形成在第三有源区域中，并且其中，所述第三有源区域的面积最大，并且所述第一有源区域的面积最小。13.根据权利要求12所述的半导体存储器装置，其中，所述第三传输晶体管的沟道面积最大，并且所述第一传输晶体管的沟道面积最小。14.根据权利要求12所述的半导体存储器装置，其中，所述第一传输晶体管的第一栅极、所述第二传输晶体管的第二栅极和所述第三传输晶体管的第三栅极在第一方向上联接以形成施加有所述块选择信号的选通线，与沟道长度对应的所述第一栅极的线宽和所述第二栅极的线宽在与所述第一方向交叉的第二方向上相同，并且所述第三栅极的线宽大于所述第一栅极的线宽和所述第二栅极...

【专利技术属性】
技术研发人员：郑盛旭，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：