提供一种半导体装置，该半导体装置包括：第一组，其包括多个第一存储器块；第二组，其包括多个第二存储器块；第一公共源极线，其连接到第一组；第二公共源极线，其连接到第二组；源极线电压提供电路，其提供源极线电压；第一开关，其控制第一公共源极线与源极线电压提供电路之间的连接；以及第二开关，其控制第二公共源极线与源极线电压提供电路之间的连接。当选择第一组的多个第一存储器块中的一个第一存储器块时，第一开关可以接通并且第二开关可以断开。断开。断开。
【技术实现步骤摘要】
半导体装置
[0001]本公开总体上涉及一种电子装置，更具体地，涉及一种半导体装置。
技术介绍
[0002]半导体装置可以包括被配置为存储数据或输出存储的数据的存储器装置。存储器装置可以是当电源中断时存储的数据消失的易失性存储器装置。另选地，存储器装置可以是即使在电源中断时也会保留存储的数据的非易失性存储器装置。存储器装置的示例可以包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)等。
[0003]存储器装置可以包括被配置为存储数据的存储器单元阵列、被配置为执行诸如编程操作、读取操作和擦除操作等各种操作的外围电路以及被配置为控制外围电路的控制逻辑。存储器装置可以实现为其中存储器单元二维地布置在基板上方的结构或其中存储器单元三维地层叠在基板上方的结构。
技术实现思路
[0004]根据本公开的一个方面，提供了一种半导体装置，该半导体装置包括：第一组，其包括多个第一存储器块；第二组，其包括多个第二存储器块；第一公共源极线，其连接到第一组；第二公共源极线，其连接到第二组；源极线电压提供电路，其提供源极线电压；第一开关，其控制第一公共源极线与源极线电压提供电路之间的连接；以及第二开关，其控制第二公共源极线与源极线电压提供电路之间的连接，其中，当选择第一组的多个第一存储器块中的一个第一存储器块时，第一开关接通并且第二开关断开。
[0005]根据本公开的另一方面，提供了一种半导体装置，该半导体装置包括：第一存储器块；第二存储器块；第一公共源极线，其共同连接到各个第一存储器块；第二公共源极线，其共同连接到各个第二存储器块，第二公共源极线与第一公共源极线电隔离；以及源极线电压提供电路，其提供源极线电压，其中，当选择各个第一存储器块中的一个第一存储器块时，第一公共源极线电连接到源极线电压提供电路。
[0006]根据以下的附图和详细描述，本公开的这些和其它特征和优点对于本专利技术所属领域的普通技术人员将变得显而易见。
附图说明
[0007]现在将在下文中参照附图更全面地描述示例性实施方式；然而，本专利技术可以以其它不同的形式实施，并且不应当被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使得本公开彻底和完整，并且将向本领域技术人员充分传达示例性实施方式的范围。
[0008]相同的附图标记始终表示相同的元件。
[0009]图1是示出根据本公开的一个实施方式的半导体装置的配置的框图。
[0010]图2和图3是示出根据本公开的一个实施方式的半导体装置的单元阵列结构的电路图。
[0011]图4是示出根据本公开的一个实施方式的半导体装置的配置的图。
[0012]图5是示出根据本公开的一个实施方式的半导体装置的操作的图。
[0013]图6是示出根据本公开的一个实施方式的半导体装置的操作的图。
[0014]图7是示出根据本公开的一个实施方式的存储器系统的图。
[0015]图8是示出根据本公开的一个实施方式的存储器系统的图。
[0016]图9是示出根据本公开的一个实施方式的存储器系统的图。
[0017]图10是示出根据本公开的一个实施方式的存储器系统的图。
[0018]图11是示出根据本公开的一个实施方式的存储器系统的图。
具体实施方式
[0019]各种实施方式涉及一种具有提高的操作特性的半导体装置。
[0020]本文公开的具体结构描述或功能描述仅是出于描述本公开的实施方式的目的而为例示性的。实施方式可以以各种其它形式实现，并且不应当被解释为限于本文阐述的实施方式。
[0021]附图是各种实施方式(和中间结构)的示意图示。因此，可以预期例如由于制造技术和/或公差而导致的图示的配置和形状的偏差。因此，所描述的实施方式不应当被解释为限于本文示出的特定配置和形状，而是可以包括不脱离如所附权利要求中所限定的本专利技术的精神和范围的配置和形状的偏差。
[0022]在附图中，为了图示清晰，可能放大尺寸。应当理解，当一个元件被称为在两个元件“之间”时，该一个元件可以是该两个元件之间的唯一元件，或者也可以存在一个或更多个插入元件。应当理解，附图是所描述的装置的简化示意图示，并且可能不包括公知的细节或部件。
[0023]还应当理解，当一个元件被称为“连接到”或“联接到”另一元件时，该一个元件可以直接位于该另一元件上，连接或联接到该另一元件，或者可以存在一个或更多个中间元件。此外，连接/联接可以不限于物理连接，而是还可以包括非物理连接，例如无线连接。
[0024]如本文所用，单数形式还旨在包括复数形式，除非上下文另有明确相反指示。
[0025]还应当理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”、“含有”指定所描述的元件的存在，并且不排除一个或更多个其它元件的存在或添加。如本文所用，术语“和/或”包括相关联的列出项目中的一个或更多个的任意和所有组合。
[0026]还应当注意，在不脱离本专利技术的范围的情况下，一个实施方式中存在的特征可以与另一实施方式的一个或更多个特征一起使用。
[0027]图1是示出根据本公开的一个实施方式的半导体装置的配置的框图。
[0028]参照图1，半导体装置100可以包括单元阵列110和外围电路120。外围电路120可以包括地址解码器121、读写电路123、输入/输出(I/O)电路124、控制逻辑125和源极线电压提供电路126。半导体装置100可以是存储器装置。在一个实施方式中，半导体装置100可以是易失性存储器装置。在另一实施方式中，半导体装置100可以是非易失性存储器装置。例如，
半导体装置100可以是闪存存储器装置。
[0029]单元阵列110可以通过行线RL连接到地址解码器121，并且通过列线CL连接到读写电路123。行线RL可以是字线，并且列线CL可以是位线。然而，字线和位线是相对概念。行线可以是位线，并且列线可以是字线。
[0030]单元阵列110可以通过公共源极线CSL连接到源极线电压提供电路126。开关可以连接在公共源极线CSL和源极线电压提供电路126之间。可以由开关来控制公共源极线CSL和源极线电压提供电路126之间的电连接，并且可以由控制逻辑125来控制开关。
[0031]单元阵列110可以包括至少一个平面。平面可以包括多个存储器块BLK，并且可以将存储器块BLK分组为多个组GR。每个组GR可以包括多个存储器块BLK。公共源极线CSL可以连接到组GR。各个公共源极线CSL可以一一对应地分别连接到各个组GR。此外，可以独立驱动连接到不同组GR的公共源极线CSL。每一个存储器块BLK可以包括多个存储器串。此外，每一个存储器块BLK可以包括多个页本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，该半导体装置包括：第一组，所述第一组包括多个第一存储器块；第二组，所述第二组包括多个第二存储器块；第一公共源极线，所述第一公共源极线连接到所述第一组；第二公共源极线，所述第二公共源极线连接到所述第二组；源极线电压提供电路，所述源极线电压提供电路提供源极线电压；第一开关，所述第一开关控制所述第一公共源极线与所述源极线电压提供电路之间的连接；以及第二开关，所述第二开关控制所述第二公共源极线与所述源极线电压提供电路之间的连接，其中，当选择所述第一组的所述多个第一存储器块中的一个第一存储器块时，所述第一开关接通并且所述第二开关断开。2.根据权利要求1所述的半导体装置，其中，当选择所述第二组的所述多个第二存储器块中的一个第二存储器块时，所述第二开关接通并且所述第一开关断开。3.根据权利要求1所述的半导体装置，其中，所述第一公共源极线和所述第二公共源极线彼此电隔离。4.根据权利要求1所述的半导体装置，其中，在编程操作中，所述源极线电压提供电路提供正电压。5.根据权利要求1所述的半导体装置，其中，在读取操作中，所述源极线电压提供电路提供接地电压或正电压。6.根据权利要求1所述的半导体装置，其中，在擦除操作中，所述源极线电压提供电路提供擦除电压。7.根据权利要求1所述的半导体装置，其中，当所述第二开关断开时，所述第二公共源极线被浮置。8.根据权利要求1所述的半导体装置，该半导体装置还包括：第三组，所述第三组包括多个第三存储器块；第三公共源极线，所述第三公共...
【专利技术属性】
技术研发人员：李熙烈，郑在馥，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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