半导体装置制造方法及图纸

一种半导体装置包括：第一存储块，其包括第一存储器串；第二存储块，其包括第二存储器串；公共源极线，其共同联接至第一存储块和第二存储块；第一位线，其联接至第一存储器串；第二位线，其联接第二存储器串；第一页缓冲器，其用于通过第一位线接入第一存储器串；以及第二页缓冲器，其用于通过第二位线接入第二存储器串。当选择第一存储块时，第一位线和第一页缓冲器彼此电连接。冲器彼此电连接。冲器彼此电连接。

【技术实现步骤摘要】
半导体装置


[0001]各种实施方式总体涉及电子装置，并且更具体地涉及半导体装置。

技术介绍

[0002]半导体装置可以包括存储数据或输出所存储的数据的存储器装置。存储器装置可以包括在没有供电的情况下丢失数据的易失性存储器。易失性存储器的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。然而，存储器装置可以包括在没有供电的情况下保持数据的非易失性存储器。非易失性存储器的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。
[0003]存储器装置可以包括用于存储数据的存储器单元阵列；用于执行诸如编程操作、读取操作和擦除操作之类的各种操作的外围电路；以及用于控制外围电路的控制逻辑。存储器装置可以包括二维或三维地布置在基板上方的存储器单元。

技术实现思路

[0004]本公开的各种实施方式涉及具有改善的操作特性的半导体装置。
[0005]根据实施方式，一种半导体装置可以包括：第一存储块，其包括第一存储器串；第二存储块，其包括第二存储器串；公共源极线，其共同联接至第一存储块和第二存储块；第一位线，其联接至第一存储器串；第二位线，其联接第二存储器串；第一页缓冲器，其用于通过第一位线接入第一存储器串；以及第二页缓冲器，其用于通过第二位线接入第二存储器串。当选择第一存储块时，第一位线和第一页缓冲器彼此电连接。
[0006]根据实施方式，一种半导体装置可以包括：第一存储块，其包括第一存储器串，第一存储器串包括第一漏极选择晶体管；第二存储块，其包括第二存储器串，第二存储器串包括第二漏极选择晶体管；公共源极线，其共同联接至第一存储块和第二存储块；第一位线，其中，第一位线和第一存储器串之间的连接由第一漏极选择晶体管控制；第二位线，其中，第二位线与第二存储器串之间的连接由第二漏极选择晶体管控制；以及公共页缓冲器，其用于通过第一位线接入第一存储器串，或通过第二位线接入第二存储器串。当选择第一存储块时，公共页缓冲器通过第一位线接入第一存储器串，并且不接入第二存储器串。
[0007]根据实施方式，一种半导体装置可以包括：第一存储块，其包括第一存储器串；第二存储块，其包括第二存储器串；第一源极线，其联接至第一存储块；第二源极线，其联接至第二存储块；第一位线，其位于第一存储块和第二存储块之间并联接至第一存储器串；第二位线，其位于第一存储块和第二存储块之间并联接至第二存储器串；第一页缓冲器，其用于通过第一位线接入第一存储器串；以及第二页缓冲器，其用于通过第二位线接入第二存储器串。当选择第一存储块时，第一位线电连接至第一页缓冲器，并且第二位线与第二页缓冲器电断开。
[0008]根据实施方式，一种半导体装置可以包括：第一存储块，其包括第一存储器串，第
一存储器串包括第一漏极选择晶体管；第二存储块，其包括第二存储器串，第二存储器串包括第二漏极选择晶体管；第一源极线，其联接至第一存储块；第二源极线，其联接至第二存储块；第一位线，其位于第一存储块和第二存储块之间，其中，第一位线和第一存储器串之间的连接由第一漏极选择晶体管控制；第二位线，其位于第一存储块和第二存储块之间，其中，第二位线和第二存储器串之间的连接由第二漏极选择晶体管控制；以及公共页缓冲器，其用于通过第一位线接入第一存储器串，或通过第二位线接入第二存储器串。当选择第一存储块时，公共页缓冲器通过第一位线接入第一存储器串，并且不接入第二存储器串。
附图说明
[0009]图1是例示根据本公开的实施方式的半导体装置的配置的框图。
[0010]图2和图3是例示根据本公开的实施方式的半导体装置的单元阵列结构的电路图。
[0011]图4是例示根据本公开的实施方式的半导体装置的配置的图。
[0012]图5是例示根据本公开的实施方式的操作半导体装置的方法的图。
[0013]图6是例示根据本公开的实施方式的操作半导体装置的方法的图。
[0014]图7是例示根据本公开的实施方式的操作半导体装置的方法的图。
[0015]图8是例示根据本公开的实施方式的半导体装置的配置的图。
[0016]图9是例示根据本公开的实施方式的操作半导体装置的方法的图。
[0017]图10是例示根据本公开的实施方式的操作半导体装置的方法的图。
[0018]图11是例示根据本公开的实施方式的操作半导体装置的方法的图。
[0019]图12是例示根据本公开的实施方式的存储器系统的图。
[0020]图13是例示根据本公开的实施方式的存储器系统的图。
[0021]图14是例示根据本公开的实施方式的存储器系统的图。
[0022]图15是例示根据本公开的实施方式的存储器系统的图。
[0023]图16是例示根据本公开的实施方式的存储器系统的图。
具体实施方式
[0024]例示了根据在本说明书中公开的构思的实施方式的示例的具体结构性描述或功能性描述，以仅描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以以各种形式来实施。但是描述不限于本说明书中描述的实施方式的示例。
[0025]图1是例示根据本公开的实施方式的半导体装置100的配置的框图。
[0026]参照图1，半导体装置100可以包括单元阵列110和外围电路120。外围电路120可以包括地址解码器121、读写电路123、输入/输出电路124以及控制逻辑电路125。半导体装置100可以是存储器装置，其可以是易失性存储器装置或非易失性存储器装置。例如，半导体装置100可以是闪存装置。
[0027]单元阵列110可以通过行线RL联接至地址解码器121，并且通过列线CL联接至读写电路123。行线RL可以是字线，而列线CL可以是位线。然而，字线和位线可以是彼此相对的。换句话说，行线可以是位线，而列线可以是字线。
[0028]单元阵列110可以包括多个存储器串，并且多个存储器串可以相对于基板在水平方向或垂直方向上布置。另外，单元阵列110可以包括多个存储块BLK。存储块BLK可以在水
平方向或垂直方向上布置。每个存储块BLK可以包括多个页。
[0029]控制逻辑电路125可以联接至地址解码器121、读写电路123以及输入/输出电路124。控制逻辑电路125可以从输入/输出电路124接收命令CMD和地址ADDR，并且响应于接收到的命令CMD而控制地址解码器121和读写电路123以执行内部操作。控制逻辑电路125可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑电路125可以是根据算法操作的电路和/或执行控制逻辑代码的处理器。
[0030]地址解码器121可以联接至单元阵列110。例如，地址解码器121可以通过字线、虚设字线、源极选择线和漏极选择线联接至单元阵列110。另外本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，该半导体装置包括：第一存储块，所述第一存储块包括第一存储器串；第二存储块，所述第二存储块包括第二存储器串；公共源极线，所述公共源极线共同联接至所述第一存储块和所述第二存储块；第一位线，所述第一位线联接至所述第一存储器串；第二位线，所述第二位线联接所述第二存储器串；第一页缓冲器，所述第一页缓冲器用于通过所述第一位线接入所述第一存储器串；以及第二页缓冲器，所述第二页缓冲器用于通过所述第二位线接入所述第二存储器串，其中，当选择所述第一存储块时，所述第一位线和所述第一页缓冲器彼此电连接。2.根据权利要求1所述的半导体装置，其中，当选择所述第一存储块时，所述第二位线和所述第二页缓冲器彼此电断开。3.根据权利要求1所述的半导体装置，其中，当选择所述第二存储块时，所述第二位线电连接至所述第二页缓冲器，并且所述第一位线与所述第一页缓冲器电断开。4.根据权利要求1所述的半导体装置，其中，所述第一存储器串联接在所述公共源极线与所述第一位线之间，并且所述第二存储器串联接在所述公共源极线与所述第二位线之间。5.根据权利要求4所述的半导体装置，其中，所述第一存储器串和所述第二存储器串位于不同的水平。6.根据权利要求1所述的半导体装置，其中，所述第一位线和所述第二位线位于不同的水平。7.根据权利要求1所述的半导体装置，其中，所述第二存储块层叠在所述第一存储块上。8.根据权利要求7所述的半导体装置，其中，所述公共源极线位于所述第一存储块和所述第二存储块之间。9.一种半导体装置，该半导体装置包括：第一存储块，所述第一存储块包括第一存储器串，所述第一存储器串包括第一漏极选择晶体管；第二存储块，所述第二存储块包括第二存储器串，所述第二存储器串包括第二漏极选择晶体管；公共源极线，所述公共源极线共同联接至所述第一存储块和所述第二存储块；第一位线，其中，所述第一位线和所述第一存储器串之间的连接由所述第一漏极选择晶体管控制；第二位线，其中，所述第二位线与所述第二存储器串之间的连接由所述第二漏极选择晶体管控制；以及公共页缓冲器，所述公共页缓冲器用于通过所述第一位线接入所述第一存储器串或者通过所述第二位线接入所述第二存储器串，其中，当选择所述第一存储块时，所述公共页缓冲器通过所述第一位线接入所述第一存储器串，并且不接入所述第二存储器串。
10.根据权利要求9所述的半导体装置，其中，当选择所述第二存储块时，所述公共页缓冲器通过所述第二位线接入所述第二存储器串。11.根据权利要求9所述的半导体装置，该半导体装置还包括：第一开关，所述第一开关...

【专利技术属性】
技术研发人员：李熙烈，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：