半导体装置的制造方法制造方法及图纸

本发明专利技术实施例提供半导体装置的制造方法。上述方法包含形成具有交互堆叠的多个第一半导体层与多个第二半导体层的鳍片结构；形成牺牲栅极结构于鳍片结构上方；以及蚀刻源极/漏极(S/D)区，从而形成暴露出至少一个第二半导体层的开口。上述方法也包含通过开口布植蚀刻速率修饰物种于至少一个第二半导体层中，从而形成至少一个第二半导体层的布植部分。上述方法还包含选择性蚀刻至少一个第二半导体层的布植部分；凹蚀暴露于开口中的所述第一半导体层的端部；以及于开口中形成源极/漏极(S/D)外延层。延层。延层。

【技术实现步骤摘要】
半导体装置的制造方法


[0001]本专利技术实施例涉及半导体技术，且特别涉及一种具有蚀刻速率调变的多栅极装置及其制造方法。

技术介绍

[0002]半导体集成电路(integrated circuit，IC)经历了指数型成长。在集成电路(IC)材料和设计的科技进步已经产出许多代的集成电路(IC)，且每一代的集成电路(IC)具有比上一代更小且更复杂的电路。在集成电路(IC)的演变过程中，随着几何尺寸(如可使用制造制程创造的最小的组件(component)(或线))的减少，功能密度(例如每个芯片面积上的内连线装置数目)已普遍性地增加。这样的微缩化制程普遍地通过增加生产效率与降低相关成本来提供益处。这种微缩化也增加了处理与制造集成电路(IC)的复杂性。
[0003]最近，已经引入了多栅极装置以努力通过增加栅极
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通道耦合、减少关断状态(OFF
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state)、与减少短通道效应(short
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channel effects，SCEs)改善栅极控制。一种已经引入的这样的多栅极装置为全绕式栅极场效晶体管(gate
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all
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around field effect transistor，GAA FET)。全绕式栅极场效晶体管(GAA FET)装置因其栅极结构而得名，前述栅极结构可以在通道区附近延伸，提供通路到两侧或四侧上的通道。全绕式栅极场效晶体管(GAA FET)装置与常规的互补式金属氧化物半导体(complementary metal
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oxide
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semiconductor，CMOS)制程相容，且它们的结构允许它们在维持栅极控制与减轻短通道效应(SCEs)时大幅微缩化。全绕式栅极场效晶体管(GAA FET)装置在堆叠纳米片配置中提供通道。在堆叠纳米片附近的全绕式栅极(GAA)部件的整合式可能是具有挑战性的。举例来说，在堆叠纳米片全绕式栅极(GAA)制程流程中，形成源极/漏极(source/drain，S/D)的沟槽的蚀刻制程可以形成通道层的突出的端部。通道层的这些突出的端部引起通道的长度变化，这反而导致全绕式栅极场效晶体管(GAA FET)装置的不均匀性(non
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uniformity)。此外，通道层的突出的端部可能增加通道电阻，这反而降低集成芯片(IC)的性能。因此，尽管现有方法在许多方面已经令人满意，关于最终装置的性能的挑战可能并非在所有方面都令人满意。

技术实现思路

[0004]本专利技术实施例提供了一种半导体装置的制造方法，包括：形成从基板突出(extruding)的鳍片结构，鳍片结构具有交互堆叠(alternately stacked)的多个第一半导体层与多个第二半导体层；形成牺牲栅极结构于鳍片结构上方；蚀刻未被牺牲栅极结构覆盖的半导体装置的源极/漏极区，借以形成暴露出至少一个第二半导体层的一开口；通过开口将蚀刻速率修饰物种(etch rate modifying species)布植到至少一个第二半导体层中，借以形成至少一第二半导体层的布植部分；选择性蚀刻至少一第二半导体层的布植部分；凹蚀暴露于开口中的所述第一半导体层的多个端部；以及形成源极/漏极外延层于开口中。
[0005]本专利技术实施例提供了一种半导体装置的制造方法，包括：形成从基板突出的鳍片，鳍片具有多个牺牲层与多个通道层，其中所述牺牲层与所述通道层交互排列(alternately arranged)；从鳍片的源极/漏极区移除所述牺牲层与所述通道层，借以形成源极/漏极沟槽，其暴露出所述牺牲层与所述通道层的多个端部；横向凹蚀所述牺牲层的所述端部；布植蚀刻速率修饰物种到所述通道层的所述端部；修整所述通道层的所述端部；以及于源极/漏极沟槽中外延生长源极/漏极部件。
[0006]本专利技术实施例提供了一种半导体装置，包括：多个通道构件，设置于基板上方；栅极结构，啮合于(engaging)所述通道构件；以及源极/漏极外延部件，邻近所述通道构件，其中所述通道构件的至少一通道构件具有与源极/漏极外延部件物理接触的端部，其包括第一类型的一掺质，其中端部中的掺质的浓度比所述通道构件的至少一个通道构件的其他部分高。
附图说明
[0007]以下将配合所附图式详述本公开的各面向。应强调的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本公开的特征。
[0008]图1A与图1B是根据本专利技术实施例的一或多个面向，绘示出形成多栅极装置的方法的流程图。
[0009]图2、图3、图4、图5、图6、图7、图8、图9、图10A、图16、图17、图18与图19是根据本专利技术实施例的面向，根据图1A与图1B的方法绘示出在制造制程期间半导体结构的透视图。
[0010]图10B、图11、图12、图13、图14与图15是根据本专利技术实施例的面向，根据图1A与图1B的方法绘示出在制造制程期间半导体结构的剖面图。
[0011]图20是根据本专利技术实施例的一或多个面向，绘示出形成多栅极装置的另一方法的流程图。
[0012]图21、图22、图23、图24、图25、图26、图27、图28、图29、图30、图31、图32、图33与图34是根据本专利技术实施例的面向，根据图20的方法绘示出在制造制程期间半导体结构的各种实施例的剖面图。
[0013]图35是根据本专利技术实施例的一或多个面向，绘示出形成多栅极装置的再另一方法的流程图。
[0014]图36、图37、图38、图39、图40、图41、图42与图43是根据本专利技术实施例的面向，根据图35的方法绘示出在制造制程期间半导体结构的剖面图。
[0015]其中，附图标记说明如下：
[0016]10：装置
[0017]12：基板
[0018]14：掺质/杂质离子
[0019]15：(图案化的)遮罩层
[0020]15A：第一遮罩层
[0021]15B：第二遮罩层
[0022]18：井部/底部部分
[0023]20：(第一)半导体层
[0024]25：(第二)半导体层
[0025]30：鳍片
[0026]35：衬层
[0027]40：隔离部件/浅沟槽隔离(STI)
[0028]41：绝缘材料层
[0029]50：牺牲栅极结构
[0030]52：牺牲栅极介电层
[0031]53：覆盖层
[0032]54：牺牲栅极电极
[0033]55：栅极侧壁间隔物
[0034]56：衬垫SiN层
[0035]58：(氧化硅)遮罩层
[0036]60：源极/漏极(S/D)沟槽
[0037]62：空腔
[0038]64：内部间隔物
[0039]66：蚀刻速率修饰物种
[0040]68：浅表面部分
[0041]70：区本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置的制造方法，包括：形成从一基板突出的一鳍片结构，该鳍片结构具有交互堆叠的多个第一半导体层与多个第二半导体层；形成一牺牲栅极结构于该鳍片结构上方；蚀刻未被该牺牲栅极结构覆盖的该半导体装置的一源极/漏极区，借以形成暴露出至少一个第二半导体层的...

【专利技术属性】
技术研发人员：王志庆，杨崇巽，何炯煦，谢文兴，程冠伦，吴忠纬，吴志强，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：