集成电路芯片设计制造技术

本发明专利技术提供用于改进集成电路设计的方法，其通过使用版面设计工具、合成、以及定时序分析以避免由于在过早的最优化上花费太多时间而被卡住（图２－１３）。由于设计围绕于投片，一些问题必须同时收敛，以及一个有用的概念是向所需目标渐增地放松增加的余量。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及集成电路(IC)芯片的设计，更特别地，涉及具有10,000,000数量级个门的IC芯片的设计。
技术介绍
数百万个门的芯片设计要求能够以易于管理和可预知的工艺过程来实现分层结构。确保定时收敛于一个选定目标需要早期定时预算、简化的块布线和定时模型的抽象以及沿一些轴的适当余量。对于数百万个门的芯片按工艺过程的物理实现的挑战开始于早期的平面规划和分块，且持续于整个设计流程，该整个设计流程通过适当的抽象和近似从所付出的所有劳动中得到最大的好处。特别地，为了达到定时闭合，该过程的每个阶段必须包括充足的余量，以及总体项目必须着眼于向前移进以避免由于花费太多的时间在过早的最优化上而被卡住。由于设计以投片(tapeout)而告终，一些不同的问题必须同时会聚，以及一个有用的概念是渐增地向所希望的目标放松增加的余量。
技术实现思路
真正的层次结构CAD工具平面能力的改进仍然不能排除对用于顶端设计的层次化流程的需要。“真正的层次化”流程支持复制块的实例，这些实例共享块的每一个逻辑、定时、布线、以及端口位置模型的单一抽象。如果不同的实例不论怎样都必须不再具有单独的模型，则层次结构的大多数优点会丧失。要点是被复制的块实例被用于真正相同的对象以便在块层次上完成的各种设计和分析任务不必重复于每个实例。真正层次化设计流程的另一个重要特点是通过选择一种方案和算法以便使工具除了最终物理的DRC/LVS(设计规则检查/版图与电路一致性检查)掩模版检查之外不必了解所有展开的数据来遏制复杂性。特别地，物理布线、寄生提取、以及静态定时分析步骤需要是分开的以便最高层次的操作(run)只使用实例化块的抽象，而无须了解在每个块内的全部晶体管、门、或多边形(polygon)数据库。分治法是真正约束被任何一个操作了解的数据的数量以及确保虚拟存储器的使用和作业运行时间保持合理所必需的。平面规划与分块(partitioning)设计的分块用于将设计分为易于管理的块，其可得益于一个小组内各个人的并行工作。目的在于允许对于各个块的以及同时发生于最高层次的工作的分开进行。平面印板方法不能提供定时收敛的另一个原因是因为如果最后的定时或布线阻塞于单个大操作，则没有好的途径从并行工作中受益。替代地，分块允许有效地采用多个人和多份许可。一个有益的目的在于在层次化设计中的块和其父块之间寻求“相等的困难(equalized pain)”，以使块大小足够小从而在块层次上的布线和定时闭合的努力与对其父块所需的努力几乎相同。如果一些块太大以致于它们比其父块难的多，则通过将这些块分割为更小的块以及将这些块的连接复杂性的一部分“推”给其父块来帮助总体项目的闭合。相反地，如果用于布线、提取、或定时的父块作业量太大，则通过组合块或引入层次结构的另一层次来压缩和向下层推出一部分复杂性是值得的。一个用于层次结构的好的度量是“层次化重用因子”，该因子是块实例的数量与块类型的数量的比率。虽然非常依赖于设计，但好的分块应该寻求大约3到4的重用，该重用达到平均值以便一些块被复制许多次而一些唯一的块只有一个实例。另一个选择分块粒度的有益原则是确保没有单独的操作花费20个小时以上。通过使用层次化的分治法分割和分块以便根据设计小组可用的计算机速度，每个用于布线、提取、和定时的各个人的计算机作业在不到一天中完成，进展可得以保证。工作不能变成无关的，一直到工作完成。再者，由于很多原因，当依赖将花费多天的运行时间才得以完成的任何作业时存在极大的项目风险，因为这些作业可能由于断电或直到太晚时才变得明显的程序错误而永远不会完成。通过块的抽象和分块以便各个操作花费一天或更少时间，向前的进展和有价值的重复以每轮几天的合理周期进行，该周期包括设计者分析结果的时间。利用当前的工具，发现对于块大小的一个好的经验法则是寻求具有约150K个可被安置的实例或400K个左右的门(二输入端与非门等效标准门)的块。即使一些工具可以支持若干倍于这个大小的块，但对于总体项目这不是最佳的，因为具有1M个门的各个块为所有步骤花费太长的运行时间，而且，即使对于具有大量千兆字节存储器的机器，由于实或虚拟存储器的缺乏，都接近于完全的失败。端口位置分配是整个平面规划与分块的一部分。由于早期的判断是重要的，一个有力的概念是使用线性“信号速率”度量，该度量在中继器的实际布置之前允许顶层定时。通过假设好的中继器稍后将被插入，平面规划调整可以进行而不受线路电阻电容影响，该影响在没有中继器时与线路长度的平方成正比。对于给定技术和线路宽度以及到相邻线路的间隔，存在中继器之间对于长线路的最佳间隔以及相应沿具有精确定位中继器的线路传输的信号的理想速率。通过降低理想速率(例如，通过将其截半)，设计小组可以选择一个具有充足余量的速率，所述余量用于非理想化中继器位置、由于布线拥塞而产生的非理想化实际线路、以及在沿每个分支的下一个中继器之前的扇出的现实。然后，顶层定时分析可以将降低的信号速率成双地用在每个块驱动的每个输出端口和每个输入端口之间的曼哈顿(x+y)距离处来组合具有父块信号定时的每个块端口的输入到达时间和离开时间。以此方法，顶层定时预算和线路长度可以被驱动以满足设计目标且防止必须跨全部芯片的线路，因为以当前频率这要花费若干时钟周期。抽象一些设计方法即使在完成平面规划与分块的艰苦工作之后还是落入典型的陷阱中，一个陷阱是随后选择不保持层次结构中父块与子块之间的隔离的分析方法。例如，详尽的电容抽象不应力图组合父块与子块数据以“看到”在上面的或在下面的线路。替代地，较好的是通过精巧设计提取流程以假设最不利的条件确实存在来简化。在每个适当金属层的优选方向上，对于最小电容值，这意味着假设没有线路，以及对于最大电容值，意味着假设以布线间距隔开的线路的“栅格板”。尽管建造金属的硬板模型甚至更具保持性，但由于在布线环境中在最坏情况下的现实是处于布线间距的线路的全密度栅格，所以它是过度行为。另一个使得层次结构更低效的典型陷阱是对穿过层次化边界的信号的定时处理。如果子块定时依赖于父块定时加多少负荷于一个信号，或者如果父块定时依赖于在它到达输出端口之前多少内部布线被置于线路，则分离的质量丧失。我们发现通过在每个块的每个输入和输出端口增加一个缓冲器，并将该缓冲器安置于物理上非常接近该端口位置，则层次化的抽象可以被加强。即使缓冲器对于其他原因是不需要的，但父与子网之间的隔离相对于微不足道的面积成本来说是值得的，以通过能够分离父和子块定时而帮助定时收敛。补充的定时分析在现代0.18微米或更小的技术中，最小间隔的线路高于其宽度，这意味着对临近信号的交叉耦合通常超过线路总电容的50％。同时开关的影响不能被忽视，但寻求每个耦合组合什么时候可在工艺扩散的范围内发生的精确确定也是不现实的。因此，安全和成功的定时收敛需要通过最小和最大值限定延时计算的边界的保守选择而不是无用地去寻找单个的“确切”值。甚至在作出用于处理交叉耦合的保守选择后，增加另外的余量以考虑到许多其他因素在定时上的影响仍然是重要的，这些其他因素诸如工艺扩散、电介质厚度或介电常数的变化、片上工艺斜度(process tilt)、片上电源电压降的变化、以及提取和晶体管特征化中的错误。继续有界的最小和最大电容值的主题，对于额本文档来自技高网...

【技术保护点】
一种ＶＬＳＩ芯片设计的布线方法，包括步骤：将网表分解为层次化块，每个块至少具有一个输入端和一个输出端；在作任何定时分析之前将缓冲器插入到每个块输入端以隔离该块输入；以及在作任何定时分析之前将缓冲器插入到每个块输出端以 隔离该块输出。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：TE威廉斯，J费罗，D托维，L曾，
申请(专利权)人：英芬能技术公司，
类型：发明
国别省市：DE[德国]