存储器控制器制造技术

一种存储器控制器（ＳＭＣ），配置用于将存储器（ＭＥＭ）网络（Ｎ）相连。存储器控制器（ＳＭＣ）包括第一接口（ＰＩ）、流存储器单元（ＳＭＵ）和第二接口。所述第一接口（ＰＩ）用来将所述存储器控制器与用于来接收和发射数据流（ＳＴ１－ＳＴ４）的所述网络相连。所述流存储单元（ＳＭＵ）与用来控制在所述网络（Ｎ）和所述存储器（ＭＥＭ）之间的数据流（ＳＴ１－ＳＴ４）的所述第一接口（ＰＩ）相连。所述流存储单元（ＳＭＵ）包括：缓冲器（Ｂ），用来临时存储至少一部分数据流（ＳＴ１－ＳＴ４）；以及缓冲管理单元（ＢＭＵ），用来管理在缓冲器（Ｂ）中暂时存储的数据流（ＳＴ１－ＳＴ４）以及用于为至数据流（ＳＴ１－ＳＴ４）的至少一个动态地分配缓存器（ＰＦＢ、ＷＢＢ）。所述第二接口与用来将所述存储器控制器（ＳＭＣ）连接到所述存储器（ＭＥＭ）的所述流存储单元（ＳＭＵ）相连，以便按照突发模式与所述存储器（ＭＥＭ）交换数据。另外，缓存器大小确定单元（ＢＤＵ）配置用于至少其中一个数据流（ＳＴ１－ＳＴ４）确定缓存器（Ｂ）的大小。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种存储器控制器和一种用于将网络和存储器相连的 方法。
技术介绍
随着高级移动和便携装置复杂性的增加，这种装置更大的需求应 用，复杂性、适应性和可编程性的需求增加了装置内部的数据交换。实 现这些应用的装置通常由几个功能或处理模块组成，在这里称为子系统。典型地，将这些子系统实现为作为分立的集成电路(s印arateICs)，每 一所述集成电路均具有不同的内部结构，所述结构由局部处理器、总线 和存储器等等组成。可选择地，可以将各种子系统集成到一个集成电路 (IC)中。在系统级水平，这些子系统经由最高级的互联彼此通信，这 提供了可靠的且通常具有实时支持的服务。其中，作为移动电话结构的 一个例子，我们还可以具有基带处理器、显示器、媒体处理器或存储元 件。为了支持多媒体应用，这些子系统以数据流方式交换大部分数据。 作为数据流的一个例子，可以参考通过媒体处理器从局部存储器中读出 MP3编码的音频文件并发送解码流到扬声器。附图1示出了这种通信的 基本表示图，可以经由FIFO缓冲器B连接的处理器PI-P4来表示。这样 的表示经常称为Kahn处理网。可以将Kahn处理网映射到系统结构上， 如E. A. de Kock等人的YAPI: Application modeling for signal processing systems文章中所述的，发表于Proc. of the 37th. Design Automation Conference, Los Angeles, CA, 了une 2000， pages 402-405. IEEE， 2000。在这种结构中，将处理P映射到子系统S上、存储器SMEM 上的FIFO缓冲器上，并且在系统级水平的互联IM上进行通信。在相关的处理之间的数据流的适当支持中，缓冲是必不可少的。典型地，将FIFO缓冲器用于数据流，所述数据流与数据流应用的(有界限 的)Kahn处理网模型一致。随着能够同时运行的多媒体处理数量的增加， 程序、实时数据流的数量、以及与FIFOs相关的数量实质上也在增加。对于存储器使用和FIFOs分配，存在两种极端的流实现方式。第一 种使用物理分布的存储器，其中FIFO缓冲器位于子系统的局部存储器 中，第二种使用物理和逻辑统一的存储器，其中江南所有的FIFO缓冲器 被分配在一个共享的、通常在片外的存储器中。也可能采用它们的结合 的方式。FIFO缓冲器可以采用外部DRAM存储技术在共享存储器中实现。 SDRAM和DDR-SDRAM是能以低成本提供大容量外部存储器的技术，相对 于硅面积比具有非常有吸引力的成本优势。图2示出了一个具有共享存储器流框架的片上系统的基本结构。处 理单元C、 S经由缓冲器B彼此通信。处理单元C、 S和缓冲器的每一个 均与接口单元IU相关联，用于将它们与互联设备IM相连。在共享存储 器数据交换的情况下，存储器也能用作其它目的。例如，存储器可以用 于代码执行或用于在主处理器上处理程序运行进行动态存储分配。包括互联装置、接口单元以及处理单元C、 S和缓冲器B的这种通 信结构或网络可以提供特定的传输工具和独立的下部结构来给以确定的 数据传输保证，例如保证信息吞吐量或保证数据的无误传递或作为同步 源和终端元件的同步服务，例如由于缓冲器的欠载或过载也不会丢失数 据。如果系统执行实时流处理并且为所有部件提供实时支持，那么上面 这种情况就变得很重要。在图2所示的许多芯上系统(SoC)和微处理器系统内部，后台存 储器(DRAM)用于数据的缓冲。当数据以流方式通信并以缓冲为存储器 中的流时，可以使用预取缓冲。这意味着从SDRAM中预先读取数据并且 保存在特定的(预取)缓冲器中。当读取请求到达时，可以从局部预取 缓冲器中提供数据， 一般情况下在片上SRAM中执行，不用由后台存储器 (DRAM)另外引入的反应时间。这种方式类似于公知的用于处理器的随机 数据超高速缓存技术(caching techniques of random data)。对于数 据流，预取缓冲器中使用数据的连续(或最好称为可预测的)寻址，而不是在超高速缓存中使用的随机寻址。更详细的，请参考J. L. Hennessy禾口 D. A. Patterson的Computer Architecture--A QuantitativeApproach论文。另一方面，由于DRAM技术，最好是以突发模式存取(读取或写入) DRAM。因此，通常实现了回写缓冲器，这样聚集许多单一数据存入确定 长度的存取序列， 一旦对于第一DRAM存取的初始程序完成，每个紧邻的 具有与在前的数据字(例如下一个、前一个取决于序列策略)确定关系 的地址的数据字能够不用任何延迟(在l个周期内)的以指定的存取量 (例如2/4/8整页)存入每个紧邻的存储器的循环。因此，通过流存储 到存储器，对于同样方式的每次存取(例如连续寻址)当地址增加或减 小时，序列存取以最低的功耗提供了最好的性能。关于DRAM存储器的原 理的更多信息，请参考Micron'sl28-MbitDDRRAM的说明，在此一并作 为参考，网址如下http://download, micron, eom/pdf/datasheets/dram/ddr/128MbDDRx4x 8x1 6.pdf为了通过(外部)存储器交换流数据，写入存储器的数据首先被 存储在回写缓冲器中，而从外部存储器读出的数据首先被存储在预取缓 冲器中，对类似这样的缓冲器的要求是它们应该足够大来尽可能降低延 时或反应时间，而不是仅大于需要的空间，类似于不会有空间被浪费并 用作其它目的。
技术实现思路
本专利技术的一个目的是提供一种存储器控制器，用于将网络和存储器 相连，本专利技术也提供一种用来将网络和存储器相连的方法，该方法提供 多个数据流到存储器的有效缓冲。本专利技术的这个目的通过如权利要求1所述的存储器控制器和如权利 要求5所述的用来将网络和存储器相连的方法来解决。提供一种存储器控制器用来将存储器与网络相连。所述的存储器控制器包括第一接口、流存储单元和第二接口。所述第一接口将所述存储 器控制器与所述网络相连，用于接收和传输多个数据流。所述流存储单 元与所述第一接口相连，用来控制在所述网络和所述存储器之间的多个 数据流，所述流存储单元包括缓冲器用来暂时存储至少一部分多个数据 流，并且流存储单元还包括缓冲管理单元用来管理在缓冲器中的数据流 存储和为多个数据流的至少一个动态地分配缓冲器。所述第二接口与所 述流存储单元相连，用来将所述流存储器控制器与所述存储器相连，并 以突发模式与所述存储器交换数据。此外，提供缓冲器大小确定单元根 据所述数据流中的至少一个计算缓冲器的大小。因此，在运行时，可以为缓冲器计算并分配准确且最佳的容量，因 而增加了整个系统的容量。按照本专利技术的一个方面，将第一接口实现为PCI-Express接口，使 得PCI-Express标准网络的性能和网络服务通过存储器控制器来实现。按照本专利技术的进一步的一个方面，提供仲裁器用来在所述数据流中 对所述存储器的存取进行仲裁，以使得每个数据流在一个时隙内访问所 述存储器，该一个时隙足够存取所述存储器(MEM)的至少一个存储页， 考虑到功耗，象DMM这样的存本文档来自技高网...

【技术保护点】
一种存储器控制器（ＳＭＣ），用来将存储器（ＭＥＭ）网络（Ｎ）相连，包括：第一接口（ＰＩ），用于将所述存储器控制器（ＳＭＣ）与所述网络（Ｎ）相连，所述第一接口配置用来接收和发射多个数据流（ＳＴ１－ＳＴ４）；流存储单元（ＳＭＵ），与所述第一接口（ＰＩ）相连，用于控制在所述网络（Ｎ）和所述存储器（ＭＥＭ）之间的所述多个数据流（ＳＴ１－ＳＴ４）；所述流存储单元（ＳＭＵ）包括：缓冲器（Ｂ），用来暂时存储至少一部分所述多个数据流（ＳＴ１－ＳＴ４）；缓冲管理单元（ＢＭＵ），用来动态地为所述多个数据流（ＳＴ１－ＳＴ４）的至少一个分配缓冲器（ＰＦＢ，ＷＢＢ）；以及缓冲器大小确定单元（ＢＤＵ），用于针对所述数据流（ＳＴ１－ＳＴ４）中的至少一个计算缓冲器（Ｂ、ＰＦＢ、ＷＢＢ）的大小；以及第二接口，与所述流存储单元（ＳＭＵ）相连，用来将所述流存储器控制器（ＳＭＣ）与所述存储器（ＭＥＭ）相连，并按照突发模式与所述存储器（ＭＥＭ）交换数据。

【技术特征摘要】
【国外来华专利技术】EP 2005-6-13 05105145.61.一种存储器控制器(SMC)，用来将存储器(MEM)网络(N)相连，包括第一接口(PI)，用于将所述存储器控制器(SMC)与所述网络(N)相连，所述第一接口配置用来接收和发射多个数据流(ST1-ST4)；流存储单元(SMU)，与所述第一接口(PI)相连，用于控制在所述网络(N)和所述存储器(MEM)之间的所述多个数据流(ST1-ST4)；所述流存储单元(SMU)包括缓冲器(B)，用来暂时存储至少一部分所述多个数据流(ST1-ST4)；缓冲管理单元(BMU)，用来动态地为所述多个数据流(ST1-ST4)的至少一个分配缓冲器(PFB，WBB)；以及缓冲器大小确定单元(BDU)，用于针对所述数据流(ST1-ST4) 中的至少一个计算缓冲器(B、PFB、WBB)的大小；以及第二接口，与所述流存储单元(SMU)相连，用来将所述流存储器控制器(SMC)与所述存储器(MEM)相连，并按照突发模式与所述存储器(MEM)交换数据。2. 根据权利要求l所述的存储器控制器，其中 所述第一接口 (PI)是PCI express接口。3. 根据权利要求1所述的存储器控制器，其中 将用来在所述数据流(ST1-ST4)中对所述存储器的存取进行仲裁仲裁器(ARB)配置为使得每个数据流(ST卜ST4)在时隙期间访...

【专利技术属性】
技术研发人员：阿特尔伯查德，阿图尔PS尚汉，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]