半导体栅极结构及其制备方法技术

本发明专利技术提供了一种半导体栅极结构及其制备方法，通过将金属栅极在栅极沟槽中的填充厚度降低至该栅极沟槽深度的1/7～2/5，以降低栅极电阻，增大器件电流，进而提高器件性能。

Semiconductor gate structure and its preparation

【技术实现步骤摘要】
半导体栅极结构及其制备方法
本专利技术涉及集成电路制造
，特别涉及一种半导体栅极结构及其制备方法。
技术介绍
动态随机存取存储器(DynamicRandomAccessMemory，简称DRAM)作为一种公知的半导体存储装置，目前被广泛使用于各种电子设备中。动态随机存取存储器(DRAM)由许多重复的存储单元(cell)组成，每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线(wordline，简写为WL)与位线(bitline，简写为BL)彼此电性连接。为提高动态随机存取存储器(DRAM)的集成度并加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近来动态随机存取存储器(DRAM)中的晶体管通道区长度的设计有持续缩短的趋势，但如此一来晶体管会产生严重的短通道效应(shortchanneleffect)以及导通电流(oncurrent)下降等问题。已知的一种解决方法是将动态随机存取存储器(DRAM)中的水平方向的晶体管结构改为垂直方向的掩埋沟道阵列晶体管(BuriedChannelArrayTransistor，BCAT)的结构，这种具有掩埋沟道阵列晶体管(BCAT)的动态随机存取存储器(DRAM)的结构如图1所示，包括：半导体衬底100、栅介质层101、第一金属阻挡层102、金属栅极(即字线)103、栅极隔离层104、第一导电接触结构105以及第二导电接触结构106，所述半导体衬底100具有呈纵长的U形的栅极沟槽(未图示)，金属栅极103通过栅极隔离层104掩埋在所述栅极沟槽中，并通过栅介质层101与半导体衬底100绝缘隔离，金属栅极103两侧的半导体衬底100中分别形成源/漏区(未图示)，第一导电接触结构105与金属栅极103一侧的源/漏区电性连接，第二导电接触结构106与金属栅极103另一侧的源/漏区电性连接。由于电流在源区(即金属栅极103一侧的源/漏区)与漏区(位于金属栅极103的另一侧的源/漏区)之间需要绕路地沿着所述栅极沟槽的U形结构流过，因此实际有效的沟道长度变长，这就缩小了各个存储单元中BCAT晶体管所占的面积，同时可以抑制短沟道效应。现有的动态随机存取存储器中，上述的金属栅极103在栅极沟槽中的填充厚度较大，例如占所述栅极沟槽的深度的5/13以上，甚至超过栅极沟槽的深度的一半以上，这虽然能够使得沟道的长度变大，但是也同时造成栅极电阻增大，器件电流减小，不利于器件性能的提高。鉴于此，有必要设计一种新的半导体栅极结构及其制备方法，用以解决上述问题。
技术实现思路
本专利技术的目的在于提供一种半导体栅极结构及其制备方法，能够降低栅极电阻，增大器件电路，以提高器件性能。为解决上述技术问题，本专利技术提供一种半导体栅极结构，包括：具有栅极沟槽的半导体衬底；以及，金属栅极，填充于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5。可选地，所述半导体栅极结构还包括栅介质层和栅极隔离层，所述栅介质层形成于所述栅极沟槽的侧壁和底壁上，所述栅极隔离层填充于具有所述栅介质层的所述栅极沟槽中，并将所述金属栅极掩埋在内。可选地，所述半导体栅极结构还包括第一金属阻挡层，所述第一金属阻挡层形成于所述栅介质层和所述金属栅极之间，所述第一金属阻挡层包围在所述金属栅极的底壁和侧壁上，且暴露出所述金属栅极上方的所述栅介质层表面。可选地，所述半导体栅极结构还包括第一金属阻挡层，所述第一金属阻挡层形成于所述栅介质层和所述金属栅极之间，所述第一金属阻挡层包围所述金属栅极的底壁和侧壁，且并覆盖所述金属栅极上方的所述栅介质层表面。可选地，所述半导体栅极结构还包括第二金属阻挡层，所述第二金属阻挡层形成于所述金属栅极的顶表面和所述栅极隔离层之间。可选地，所述第一金属阻挡层和所述第二金属阻挡层的材质分别包括氮化铝钛。可选地，所述栅极沟槽的深度为100nm～130nm，所述金属栅极的填充厚度为20nm～30nm。本专利技术还提供一种半导体栅极结构的制备方法，包括：形成栅极沟槽于半导体衬底中；以及，填充金属栅极于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5。可选地，填充所述金属栅极于所述栅极沟槽中的步骤包括：形成栅介质层于所述栅极沟槽的底壁和侧壁上；沉积栅极金属材料于所述栅极沟槽中，并回刻蚀所述栅极金属材料至所述填充厚度，以形成所述金属栅极；填充栅极隔离层于所述栅极沟槽中，所述栅极隔离层将所述金属栅极掩埋在内。可选地，在沉积所述栅金属极材料于所述栅极沟槽中之前，形成第一金属阻挡层于所述栅介质层上，所述第一金属阻挡层未填满所述栅极沟槽；在填充所述栅极隔离层于所述栅极沟槽中之前，形成第二金属阻挡层于所述金属栅极的上表面上。可选地，所述第一金属阻挡层和所述第二金属阻挡层的材质分别包括氮化铝钛。可选地，所述栅极沟槽的深度为100nm～130nm，所述金属栅极的填充厚度为20nm～30nm。与现有技术相比，本专利技术的半导体栅极结构及其制备方法具有以下有益效果：1、通过将金属栅极在栅极沟槽中的填充厚度降低至该栅极沟槽深度的1/7～2/5，以降低栅极电阻，增大器件电流，进而提高器件性能。2、由于金属栅极的填充厚度降低，金属栅极上方的栅极隔离层相应的变厚，因此能够避免后续第二导电接触结构和所述金属栅极之间存在短路的风险，且能够使得金属栅极与后续形成的第二导电接触结构和存储节点接触结构之间的距离拉大，进而降低所述金属栅极和漏极之间以及金属栅极和源极之间的漏电。3、进一步地，在金属栅极和栅介质层之间以及金属栅极和栅极隔离层之间形成氮化铝钛(TiAlN)作为金属阻挡层，利用TiAlN相较于TiN更加耐高温、更加稳定的稳定的特点，来增强形成的器件的稳定性和可靠性。此外，金属阻挡层采用TiAlN后，由于Al原子的引入，会导致晶格常数的变化，引起晶格向择优取向发生改变，进一步提高器件性能。附图说明图1为一种已知的具有BCAT的DRAM的剖面结构示意图(仅示出了一个有源区处的结构)。图2A和图2B为本专利技术具体实施例的半导体栅极结构的剖面结构示意图。图3为本专利技术具体实施例的半导体栅极结构的制备方法流程图。图4A至4D是图3所示的半导体栅极结构的制备方法中的器件结构剖面示意图。其中，附图标记如下：100-半导体衬底；100a-栅极沟槽；101-栅介质层；102-第一金属阻挡层；103-金属栅极；104-栅极隔离层；105-第一导电接触结构；106-第二导电接触结构；107-第二金属阻挡层；108-垫氧化层；109-层间介质层。具体实施方式以下结合附图和具体实施例对本专利技术提出的技术方案作进一步详细说明。根据下面说明，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准本文档来自技高网...

【技术保护点】
1.一种半导体栅极结构，其特征在于，包括：/n具有栅极沟槽的半导体衬底；以及，/n金属栅极，填充于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5。/n

【技术特征摘要】
20181130 CN 20181146006061.一种半导体栅极结构，其特征在于，包括：
具有栅极沟槽的半导体衬底；以及，
金属栅极，填充于所述栅极沟槽中，且所述金属栅极的填充厚度为所述栅极沟槽的深度的1/7～2/5。


2.如权利要求1所述的半导体栅极结构，其特征在于，还包括栅介质层和栅极隔离层，所述栅介质层形成于所述栅极沟槽的侧壁和底壁上，所述栅极隔离层填充于具有所述栅介质层的所述栅极沟槽中，并将所述金属栅极掩埋在内。


3.如权利要求2所述的半导体栅极结构，其特征在于，所述半导体栅极结构还包括第一金属阻挡层，所述第一金属阻挡层形成于所述栅介质层和所述金属栅极之间，所述第一金属阻挡层包围在所述金属栅极的底壁和侧壁上，且暴露出所述金属栅极上方的所述栅介质层表面。


4.如权利要求2所述的半导体栅极结构，其特征在于，所述半导体栅极结构还包括第一金属阻挡层，所述第一金属阻挡层形成于所述栅介质层和所述金属栅极之间，所述第一金属阻挡层包围所述金属栅极的底壁和侧壁，并覆盖所述金属栅极上方的所述栅介质层表面。


5.如权利要求3或4所述的半导体栅极结构，其特征在于，所述半导体栅极结构还包括第二金属阻挡层，所述第二金属阻挡层形成于所述金属栅极的顶表面和所述栅极隔离层之间。


6.如权利要求5所述的半导体栅极结构，其特征在于，所述第一金属阻挡层和所述第二金属阻挡层的材质分别包括氮化铝钛。
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【专利技术属性】
技术研发人员：高玮，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34