半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、凸出于衬底的鳍部以及依次位于鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于牺牲层上的沟道层，与鳍部相邻的沟道叠层为底部沟道叠层；形成横跨沟道叠层的伪栅结构，伪栅结构覆盖沟道叠层的部分顶部和部分侧壁；刻蚀伪栅结构两侧的沟道叠层，在伪栅结构两侧的沟道叠层内形成露出鳍部的凹槽；形成凹槽后，去除底部沟道叠层的牺牲层，在鳍部和底部沟道叠层的沟道层之间形成通道；在凹槽底部形成隔离层，隔离层还填充于通道内；形成隔离层后，在凹槽内形成源漏掺杂层。本发明专利技术实施例有利于降低源漏掺杂层和鳍部之间的寄生电容、以及金属栅结构和鳍部之间的漏电流。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而，随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，使晶体管的沟道漏电流增大。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，改善半导体结构的电学性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；刻蚀所述伪栅结构两侧的沟道叠层，在所述伪栅结构两侧的沟道叠层内形成露出所述鳍部的凹槽；形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；形成所述隔离层后，在所述凹槽内形成源漏掺杂层。可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。可选的，形成所述隔离层的步骤中，位于所述凹槽底部的所述隔离层的顶部与所述底部沟道叠层的沟道层底部齐平。可选的，在所述凹槽底部形成隔离层的步骤包括：形成保形覆盖所述伪栅结构顶部和侧壁、以及所述凹槽底部和侧壁的隔离膜，所述隔离膜还填充于所述通道内；在所述凹槽底部的隔离膜上形成保护层；以所述保护层为掩膜，去除位于所述伪栅结构顶部和侧壁、以及所述凹槽侧壁高于所述通道的隔离膜，保留剩余所述隔离膜用于作为所述隔离层；形成所述隔离层后，去除所述保护层。可选的，去除位于所述伪栅结构顶部以及所述栅极结构侧壁和所述凹槽侧壁高于所述通道的隔离膜的工艺为干法刻蚀工艺。可选的，所述保护层的材料为BARC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料。可选的，在所述凹槽底部形成隔离层的工艺包括原子层沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。可选的，提供基底的步骤中，位于所述底部沟道叠层上的剩余沟道叠层为顶部沟道叠层；刻蚀所述伪栅结构两侧的沟道叠层的步骤包括：刻蚀所述伪栅结构两侧的顶部沟道叠层，在所述顶部沟道叠层内形成露出所述底部沟道叠层的顶部凹槽；沿所述顶部凹槽刻蚀所述底部沟道叠层，在所述底部沟道叠层内形成露出所述鳍部的底部凹槽，所述底部凹槽的顶部与所述顶部凹槽的底部相连通，且所述底部凹槽和顶部凹槽用于构成所述凹槽；形成所述顶部凹槽后，形成所述底部凹槽之前，还包括：沿垂直于所述伪栅结构侧壁的方向，刻蚀所述顶部凹槽露出的部分牺牲层，使相邻所述沟道层和剩余所述牺牲层围成沟槽；在所述沟槽内形成侧壁层。可选的，形成所述沟槽的步骤包括：采用湿法刻蚀工艺，沿垂直于所述伪栅结构侧壁的方向刻蚀所述顶部凹槽露出的部分牺牲层。可选的，所述侧壁层的材料为介电材料。可选的，所述侧壁层的材料为氧化硅、氮化硅或氮氧化硅。可选的，刻蚀所述伪栅结构两侧的沟道叠层的工艺为干法刻蚀工艺。可选的，在所述凹槽内形成源漏掺杂层的步骤包括：采用外延工艺，在所述凹槽内形成外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述源漏掺杂层。相应的，本专利技术还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底表面；隔离层，位于所述鳍部上；沟道结构层，多个依次位于隔离层上且间隔设置的沟道层；横跨所述沟道结构层的栅极结构，所述栅极结构覆盖所述沟道结构层的部分顶部且包围所述沟道层；源漏掺杂层，位于所述栅极结构两侧，且位于沟道结构层露出的所述隔离层上。可选的，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。可选的，与所述鳍部相邻的所述沟道层为底部沟道层，所述隔离层顶部与所述底部沟道层底部与所述隔离层顶部齐平。可选的，所述半导体结构还包括：侧壁层，位于相邻所述沟道层之间且覆盖所述栅极结构侧壁。可选的，所述侧壁层的材料为介电材料。可选的，所述侧壁层的材料为氧化硅、氮化硅或氮氧化硅。可选的，所述栅极结构为金属栅结构。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例在形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；因此，后续在所述凹槽内形成源漏掺杂层后，所述源漏掺杂层和所述鳍部之间形成有所述隔离层，与所述源漏掺杂层和鳍部之间未形成有隔离层的方案相比，所述隔离层能够对所述源漏掺杂层和所述鳍部起到隔离作用，而且所述隔离层的设置能够增大所述源漏掺杂层和所述鳍部之间的距离，从而有利于降低所述源漏掺杂层和鳍部之间的寄生电容，而且，在半导体领域中，后续制程通常还包括：在所述牺牲层位置处形成金属栅结构，通过去除所述底部沟道叠层的牺牲层，在所述底部沟道叠层的沟道层与所述鳍部之间形成所述隔离层，所述金属栅结构不与所述鳍部相接触，有利于降低所述金属栅结构和鳍部之间的漏电流，从而提升半导体结构的电学性能。附图说明图1是一种半导体结构的结构示意图；图2至图13是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；图14是本专利技术半导体结构一实施例的结构示意图。具体实施方式目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。参考图1，示出了一种半导体结构的结构示意图。所述半导体结构包括：衬底600；鳍部610，凸出于所述衬底600表面；沟道结构层614，位于所述鳍部610上且与所述鳍部610间隔设置，所述沟道结构层614包括至少两个间隔设置的沟道层613；横跨所述沟道结构层614的金属栅结构620，所述金属栅结构620覆盖所述沟道结构层614的本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；/n形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；/n刻蚀所述伪栅结构两侧的沟道叠层，在所述伪栅结构两侧的沟道叠层内形成露出所述鳍部的凹槽；/n形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；/n在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；/n形成所述隔离层后，在所述凹槽内形成源漏掺杂层。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底的鳍部、以及依次位于所述鳍部上的多个沟道叠层，每一个沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，与所述鳍部相邻的所述沟道叠层为底部沟道叠层；
形成横跨所述沟道叠层的伪栅结构，所述伪栅结构覆盖所述沟道叠层的部分顶部和部分侧壁；
刻蚀所述伪栅结构两侧的沟道叠层，在所述伪栅结构两侧的沟道叠层内形成露出所述鳍部的凹槽；
形成所述凹槽后，去除所述底部沟道叠层的牺牲层，在所述鳍部和所述底部沟道叠层的沟道层之间形成通道；
在所述凹槽底部形成隔离层，所述隔离层还填充于所述通道内，所述隔离层露出所述底部沟道叠层中沟道层的侧壁；
形成所述隔离层后，在所述凹槽内形成源漏掺杂层。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅、氮化硅或氮氧化硅。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离层的步骤中，位于所述凹槽底部的隔离层顶部与所述底部沟道叠层的沟道层底部齐平。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽底部形成隔离层的步骤包括：形成保形覆盖所述伪栅结构顶部和侧壁、以及所述凹槽底部和侧壁的隔离膜，所述隔离膜还填充于所述通道内；
在所述凹槽底部的隔离膜上形成保护层；
以所述保护层为掩膜，去除位于所述伪栅结构顶部和侧壁、以及所述凹槽侧壁高于所述通道的隔离膜，保留剩余所述隔离膜用于作为所述隔离层；
形成所述隔离层后，去除所述保护层。


5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除位于所述伪栅结构顶部以及所述伪栅结构侧壁和所述凹槽侧壁高于所述通道的隔离膜的工艺为干法刻蚀工艺。


6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述保护层的材料为BARC材料、ODL材料、光刻胶、DARC材料、DUO材料或APF材料。


7.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽底部形成隔离层的工艺包括原子层沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。


8.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，位于所述底部沟道叠层上的剩余沟道叠层为顶部沟道叠层；
刻蚀所述伪栅结构两侧的沟道叠层的步骤包括：刻蚀所述伪栅结构两侧的顶部沟道叠层，在所述顶部沟道叠层内形成露出所述底部沟道叠层的顶部凹槽；沿所述顶部凹槽...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31